基于DSP和FPGA技術(shù)的低信噪比雷達(dá)信號(hào)檢測(cè)

摘要：提出一種基于DSP和FPGA技術(shù)的低信噪比情況下雷達(dá)信號(hào)檢測(cè)技術(shù)的工作原理與硬件實(shí)現(xiàn)方法，采用數(shù)字化的處理方法處理信息，取代傳統(tǒng)使用的模擬檢測(cè)技術(shù)，并對(duì)實(shí)現(xiàn)的檢測(cè)方法和關(guān)鍵算法做了詳細(xì)介紹。
關(guān)鍵詞：高速A／D；DSP；FPGA；低信噪比

    我國(guó)目前的海事雷達(dá)大多為進(jìn)口雷達(dá)，有效探測(cè)距離小，在信噪比降為3 dB時(shí)已經(jīng)無法識(shí)別信號(hào)。隨著微電子技術(shù)的迅猛發(fā)展，高速A／D(模擬／數(shù)字轉(zhuǎn)換)和高速數(shù)字信號(hào)處理器件(Digital Signal Proeessors，DSP)、高速現(xiàn)場(chǎng)可編程邏輯器件(Field ProgrammableGate Array，F(xiàn)PGA)的出現(xiàn)，可以在不增加現(xiàn)有雷達(dá)發(fā)射功率和接收靈敏度的前提下，在信噪比降為3 dB時(shí)能測(cè)到雷達(dá)信號(hào)，使雷達(dá)的有效作用距離提高。本文主要介紹基于DSP和FPGA技術(shù)的低信噪比情況下雷達(dá)信號(hào)的檢測(cè)。

1 設(shè)計(jì)思想
    本技術(shù)的設(shè)計(jì)思想主要是通過對(duì)接收到的雷達(dá)信號(hào)進(jìn)行高速A／D采樣，然后利用DSP和FPGA芯片對(duì)采樣后的信號(hào)幅度和輪廓進(jìn)行判斷，以實(shí)現(xiàn)低信噪比條件下雷達(dá)信號(hào)的識(shí)別，從而還原出有效信號(hào)。系統(tǒng)原理框圖如圖1所示。

2 系統(tǒng)的硬件設(shè)計(jì)
2．1 高速A／D設(shè)計(jì)
    大部分雷達(dá)信號(hào)為射頻脈沖信號(hào)，常用的工作頻率范圍為2～18 GHz，脈沖持續(xù)時(shí)間在幾十納秒到幾百微秒。假設(shè)檢測(cè)信號(hào)脈寬為150 ns，根據(jù)奈奎斯特采樣原理，必須選用高速的A／D轉(zhuǎn)換器才不使信號(hào)丟失，實(shí)際實(shí)現(xiàn)需盡可能地多采樣數(shù)據(jù)，才有利于信號(hào)幅度和輪廓的識(shí)別。經(jīng)綜合考慮，決定每隔8 ns采樣一個(gè)數(shù)據(jù)，150 ns可采樣18個(gè)數(shù)據(jù)，選用125 MHz的高速A／D轉(zhuǎn)換芯片MAX19541，數(shù)據(jù)采樣位數(shù)為12位。MAX19541經(jīng)過優(yōu)化，在高于300 MHz的高IF頻率時(shí)具有優(yōu)異的動(dòng)態(tài)性能。MAX19541采用1．8 V單電源工作，轉(zhuǎn)換速率高達(dá)125 MSPS，功耗僅為861 mW，差分模擬輸入可以是交流或直流耦合。該器件還具有可選的片上2分頻時(shí)鐘電路，允許高達(dá)250 MHz的時(shí)鐘頻率。這有助于降低輸入時(shí)鐘源的相位噪聲，從而獲得較高的動(dòng)態(tài)性能，同時(shí)采用差分的LVPECL采樣時(shí)鐘，可以獲得最佳性能。MAX19541數(shù)字輸出為CMOS兼容，數(shù)據(jù)格式可選擇2的補(bǔ)碼或偏移二進(jìn)制碼，可工作在并行模式，以采樣速率從單個(gè)并行端口輸出數(shù)據(jù)；或工作在demux并行模式，以1／2采樣速率從兩個(gè)單獨(dú)的并行端口輸出數(shù)據(jù)。MAX19541的這些優(yōu)異性能不僅滿足高速采樣的要求，并且外圍器件少，與后級(jí)芯片接口簡(jiǎn)單，無需電平轉(zhuǎn)換。
2．2 FPGA設(shè)計(jì)
    FPGA芯片主要實(shí)現(xiàn)數(shù)據(jù)緩存和電平判斷功能，其核心問題為基于用雙端口塊存儲(chǔ)器(Block RAM)的FIFO模塊設(shè)計(jì)和電平判斷檢測(cè)設(shè)計(jì)。
    由于接收機(jī)設(shè)計(jì)的目的是準(zhǔn)確實(shí)時(shí)地處理輸入數(shù)據(jù)，高速A／D的輸出必須由高速數(shù)字電路處理，否則數(shù)字化后的數(shù)據(jù)就會(huì)丟失，或者系統(tǒng)只能工作在非實(shí)時(shí)模式，所以這些處理方法的計(jì)算速度則是目前最為關(guān)心的問題。為了能夠及時(shí)處理高速采樣(8 ns)數(shù)據(jù)，不丟失數(shù)據(jù)，后繼數(shù)字處理器件FPGA處理芯片必須選用工作速度高于8 ns的芯片，這里選用了Xilinx公司的SPARTAN XC3S200。Spartan-3 FPGA采用90 nm技術(shù)，I／O管腳都支持全SelectIO-Ultra功能，實(shí)現(xiàn)了快速、靈活的電接口，足夠多的I／O管腳可分別與前級(jí)的12位高速A／D轉(zhuǎn)換芯片、后級(jí)的DSP處理器相連。該器件具有SRL16移位寄存器邏輯和分布式存儲(chǔ)器，能夠滿足高速大容量的數(shù)據(jù)緩存和判斷處理的需求。FPGA芯片的數(shù)據(jù)緩存功能基于用雙端口塊存儲(chǔ)器(Block RAM)的FIFO模塊設(shè)計(jì)，容量為負(fù)責(zé)存儲(chǔ)高速A／D轉(zhuǎn)換器轉(zhuǎn)換過來的并行12位數(shù)據(jù)，供DSP進(jìn)行數(shù)據(jù)處理。系統(tǒng)的工作時(shí)鐘是65 MHz，在實(shí)現(xiàn)該模塊時(shí)，調(diào)用COREGenerator來生成FIFO，通過FPGA中的專用雙端口塊存儲(chǔ)器資源，生成的FIFO模塊，其存取速度可以達(dá)到100 MHz以上，完全滿足實(shí)際使用的需求。
    FPGA芯片的電平判斷檢測(cè)功能在后面的FPGA檢測(cè)方法中有詳細(xì)說明。
2．3 DSP設(shè)計(jì)
    DSP處理器負(fù)責(zé)電平判決門限的運(yùn)算處理，選用TI公司的TMS320F2812芯片。TMS320F2812提供了強(qiáng)大的計(jì)算能力，最高運(yùn)行速度可達(dá)150 MIPS，具有處理性能更強(qiáng)，外設(shè)集成度更高，程序存儲(chǔ)器更大等特點(diǎn)。TMS320F2812包含了多種芯片，可提供不同容量存儲(chǔ)器和不同外設(shè)，以滿足各種應(yīng)用的要求。TMS320F2812芯片通過外部地址與數(shù)據(jù)總線與FP-GA處理芯片相連接。DSP處理器不斷從FPGA芯片的FIFO中讀出A／D轉(zhuǎn)換后的雷達(dá)接收數(shù)據(jù)，經(jīng)過運(yùn)算處理得出噪聲的均方根值，再計(jì)算出雷達(dá)信號(hào)的判決門限值寫入FPGA芯片的電平接收寄存器中，以進(jìn)行有用信號(hào)的判斷處理。

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3 系統(tǒng)的算法設(shè)計(jì)
    該檢測(cè)方法的難度在于噪聲均方根值的計(jì)算和信號(hào)判決門限值的確定。
3．1 噪聲均方根值的計(jì)算
    為了確定噪聲的均方根值，DSP處理器需要計(jì)算大量的數(shù)據(jù)，以使計(jì)算結(jié)果盡可能接近真實(shí)噪聲值。通過計(jì)算噪聲的1 024個(gè)點(diǎn)來計(jì)算噪聲的平均值，噪聲的采樣點(diǎn)越多，計(jì)算出來的噪聲平均值起伏越小，同時(shí)也越精確。設(shè)單個(gè)噪聲值為A，噪聲平均值為X，噪聲均方根值為Y，則：

3．2 信號(hào)判決門限值的計(jì)算
    信號(hào)判決門限值的計(jì)算也是信號(hào)檢測(cè)最關(guān)鍵的部分，首先根據(jù)信噪比為3 dB，算出雷達(dá)信號(hào)大概是噪聲信號(hào)的1．41倍。既要檢測(cè)出有用的雷達(dá)信號(hào)，又要避免將噪聲誤判為信號(hào)，如果門限選得很高，則虛警概率很低，但接收機(jī)的靈敏度也會(huì)降低，這是不能接受的，通常情況下，每隔幾十秒報(bào)告一次錯(cuò)誤的信息是可以接受的，接收機(jī)后的信號(hào)分類處理器會(huì)將其濾除掉。同時(shí)實(shí)際上只通過單一門限判斷雷達(dá)信號(hào)的效果無法令人滿意，根據(jù)大量的試驗(yàn)數(shù)據(jù)確定了兩級(jí)檢測(cè)門限，即信號(hào)的第一檢測(cè)門限定為1．3倍的噪聲均方根值，信號(hào)的第二檢測(cè)門限定為1．5倍的噪聲均方根值，這樣既利于DSP的快速計(jì)算處理，又省去了耗費(fèi)很多時(shí)間的復(fù)雜傅里葉計(jì)算，而且倍數(shù)可根據(jù)信噪比的不同進(jìn)行調(diào)整。設(shè)信號(hào)的第一檢測(cè)門限為Z1，信號(hào)的第二檢測(cè)門限為Zh，則：

4 雷達(dá)信號(hào)的FPGA檢測(cè)方法
    DSP處理器計(jì)算出雷達(dá)信號(hào)的判決門限值，F(xiàn)PGA芯片根據(jù)門限值從高速A／D轉(zhuǎn)換器的轉(zhuǎn)換結(jié)果中提取出雷達(dá)信號(hào)，檢測(cè)方法有兩種。
4．1 多樣本檢測(cè)方法
    多樣本檢測(cè)方法即從N個(gè)連續(xù)樣本中判斷至少有L個(gè)樣本必須超過門限，滿足信號(hào)判決門限值的要求。
    首先FPGA芯片存儲(chǔ)了大量的采樣數(shù)據(jù)，根據(jù)DSP處理器計(jì)算出的門限值，F(xiàn)PGA芯片不斷檢測(cè)A／D轉(zhuǎn)換后的數(shù)據(jù)是否大于信號(hào)的第一檢測(cè)門限Z1，如果滿足要求，則判為有效信號(hào)開始，F(xiàn)PGA芯片對(duì)A／D轉(zhuǎn)換的連續(xù)18個(gè)數(shù)據(jù)進(jìn)行判斷。在18個(gè)數(shù)據(jù)中，如果有7個(gè)數(shù)據(jù)都大于信號(hào)的第一檢測(cè)門限Z1，則繼續(xù)判斷是否至少有3個(gè)數(shù)據(jù)大于信號(hào)的第二檢測(cè)門限Zh，有則判斷為檢測(cè)到雷達(dá)信號(hào)，無則繼續(xù)檢測(cè)。實(shí)行雙重門限檢測(cè)是為了判斷有用信號(hào)的開始和二次過濾噪聲。
4．2 概率密度檢測(cè)法
    雷達(dá)信號(hào)檢測(cè)的另一個(gè)方法是概率密度檢測(cè)法，它根據(jù)150 ns需采樣的18個(gè)數(shù)據(jù)，通過FPGA芯片不斷計(jì)算連續(xù)18個(gè)數(shù)據(jù)點(diǎn)的輸出和，并將結(jié)果除以18，與門限值(Zh)進(jìn)行比較，計(jì)算和大于這一門限值，則判斷為有信號(hào)，否則判斷為無信號(hào)。

5 虛假信號(hào)的濾除
    接收過程中會(huì)遇到幅度較大的大噪聲，如果不做虛假信號(hào)的濾除，將有可能把它誤判為一個(gè)有效信號(hào)。為了濾除此類噪聲，對(duì)檢測(cè)出的信號(hào)還要繼續(xù)進(jìn)行過濾處理，根據(jù)有效信號(hào)的前后時(shí)間段應(yīng)對(duì)噪聲(低電平)進(jìn)行判斷，如果有效信號(hào)的前后時(shí)間段檢測(cè)為高電平，則將該檢測(cè)信號(hào)判為大噪聲。具體實(shí)現(xiàn)方法如下：FPGA芯片在檢測(cè)到的信號(hào)前后各取6個(gè)A／D轉(zhuǎn)換的數(shù)據(jù)，如果6個(gè)數(shù)據(jù)中有1個(gè)數(shù)據(jù)滿足信號(hào)的第二檢測(cè)門限Zh，則判斷檢測(cè)到的信號(hào)為虛假信號(hào)，需濾除。

6 結(jié) 語
    試驗(yàn)證明上述FPGA的兩種檢測(cè)方法都可對(duì)信號(hào)進(jìn)行有效檢測(cè)，當(dāng)只存在噪聲時(shí)，接收機(jī)不產(chǎn)生虛假的信號(hào)；當(dāng)輸入單個(gè)信號(hào)時(shí)，接收機(jī)輸出單個(gè)檢測(cè)信號(hào)，不產(chǎn)生多余的虛假信號(hào)；當(dāng)輸入多個(gè)信號(hào)時(shí)，接收機(jī)則輸出多個(gè)檢測(cè)信號(hào)，有效實(shí)現(xiàn)了低信噪比情況下雷達(dá)信號(hào)的檢測(cè)。
    數(shù)字化的處理方法使得對(duì)各種信息的處理更具有靈活性、準(zhǔn)確性和功能可擴(kuò)展性，對(duì)數(shù)字化的信息進(jìn)行存儲(chǔ)、傳輸、處理也更加方便、快捷和可靠。所以基于數(shù)字化技術(shù)的信息處理是必然的發(fā)展趨勢(shì)，具有廣闊的應(yīng)用前景。