一種通用中頻數(shù)字化接收機的實現(xiàn)

摘要：為滿足雷達中頻數(shù)字化接收機通用性設計要求，給出基于可編程的四通道數(shù)字下變頻器ISL5416結(jié)合高速A／D器件AD6645實現(xiàn)通用中頻數(shù)字接收機的設計方案。利用AD6645實現(xiàn)直接中頻采樣，在ISL5416中完成頻譜搬移，數(shù)字濾波和抽取，實現(xiàn)數(shù)字下變頻到基帶；用FPGA實時控制，給ISL5416配置參數(shù)和系統(tǒng)時序控制。詳細討論了數(shù)字濾波器的設計和仿真。測試結(jié)果顯示，系統(tǒng)動態(tài)范圍大，鏡像抑制比高，這是模擬中頻接收機不具有的。整個系統(tǒng)集成度高，可靠性好，使用靈活，已在多個雷達產(chǎn)品中運用。
關(guān)鍵詞：中頻數(shù)字接收機；直接中頻采樣；數(shù)字下變頻；數(shù)字濾波器

0 引 言
    數(shù)字化接收機是軟件無線電的重要內(nèi)容，軟件無線電的主要思想是將數(shù)字化推向前端，即將模數(shù)／數(shù)模轉(zhuǎn)換器(ADC／DAC)盡量設在射頻端，它是理想的軟件無線電實現(xiàn)方法，也是數(shù)字化接收機的發(fā)展方向。早期的數(shù)字化接收機受模數(shù)轉(zhuǎn)換器件(ADC)水平的制約，采用正交雙通道零中頻方案，即通過變頻將射頻變換到零中頻(基帶)，正交解調(diào)得到模擬的正交信號，再進行數(shù)字化。由于該方案的主體變換都在模擬部分實現(xiàn)，數(shù)字化工作較少，不是真正意義上的數(shù)字化接收機。實現(xiàn)起來設備量較大，而且該方案中的正交混頻器是模擬器件，得到的正交I，Q信號很難保證幅相正交精度。目前理論和實現(xiàn)上較成熟的數(shù)字化接收機方案是中頻數(shù)字化接收機，即將射頻信號經(jīng)低噪聲放大，經(jīng)一次或二次下變頻后，在中頻(或高中頻)直接采樣，在數(shù)字下變頻到基帶得到正交的I，Q信號。目前，中頻數(shù)字化接收機已在通訊、雷達上普遍使用。為適應靈活多樣的模式，建立一個通用的中頻數(shù)字化處理平臺是十分必要的，現(xiàn)在有較高性價比的專用DSP芯片也為中頻數(shù)字化接收機的實現(xiàn)提供了有力的硬件支持。ISL5416以其強大的可編程能力，使得中頻數(shù)字化接收機的設計變得更為靈活和方便。本文即是采用專用DDC芯片ISL5416實現(xiàn)雷達中頻數(shù)字化接收機的一例。該設計非常方便地在信號中頻實現(xiàn)了數(shù)字化，而且可通過配置不同參數(shù)，實現(xiàn)不同模式、不同頻率的接收和解調(diào)。

1 設計原理
    中頻數(shù)字化接收機主要由模數(shù)轉(zhuǎn)換器(ADC)、數(shù)字下變頻器(DDC)組成，如圖1所示。其中，A／D主要完成對模擬中頻信號進行采樣，得到數(shù)字化的中頻信號，DDC將感興趣的信號轉(zhuǎn)換至基帶，同時做抽樣率變換及濾波處理，得到正交的I，Q信號送后續(xù)的數(shù)字信號處理器(DSP)進行基帶信號處理。DDC是整個中頻數(shù)字化接收機的核心，DDC由數(shù)控振蕩器(NCO)、混頻器、低通濾波器和抽取器組成。

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    設輸入模擬中頻信號為：

    本地數(shù)字振蕩器(NCO)產(chǎn)生的正交信號為：cos(ωcn)和sin(ωcn)，與中頻信號在混頻器相乘后得：

   
    通過低通濾波器濾除倍頻分量后，可以得到有用的正交I，Q信號：

    
    由于信號的采樣頻率較高，也就是上式的I(n)，Q(n)速率很高，一般遠大于窄帶信號的帶寬，這時可對其進行速率轉(zhuǎn)換(抽取)，以降低此時的輸出數(shù)據(jù)率。不過，抽取后的數(shù)據(jù)率應不小于信號帶寬。在此之前，需經(jīng)抗混疊濾波器濾波，以保證信號可靠完整地恢復。
    圖1中的中頻信號是中頻帶限信號，如果此時中頻信號的中心頻率較低，可取高采樣時鐘過采樣，依Nyquist采樣定理，取采樣率fs>2fH采樣(fH為信號的高端)，能夠不混疊地恢復原信號。如果此時中頻信號的中心頻率較高，采樣率與信號中心頻率的關(guān)系不滿足Nyquist采樣定理條件，這時考慮是否滿足帶通信號的采樣定理。這個定理是中頻信號采樣的理論依據(jù)，而Nyquist采樣定理是帶通信號采樣定理的特例。帶通采樣定理：如果一個中心頻率為fo頻率帶限信號，其頻率限制在(fL，fH)內(nèi)。
    fo=(fL+fH)／2，當采樣時鐘fs與fo滿足關(guān)系：

   
式中：n取能滿足fs≥2B的最大正整數(shù)，B=fH-fL，則用fs進行等間隔采樣，所得到的信號采樣值能準確地確定原信號。
    滿足式(1)的中心頻率為fo的信號經(jīng)采樣時鐘fs采樣后，f(t) 展開項中 cos(2 πfon／fs) 與sin(2πfon／fs)交替取值為零，當它們不為零時，取±1?？山惶娴玫絀，Q樣值，不過這時的I，Q值已是經(jīng)二分之一抽取，時域相差半個采樣點，這時的I，Q值要在時間上對齊，符號修正，這樣就很方便地實現(xiàn)了下變頻。之后，只要將處理后的數(shù)據(jù)經(jīng)數(shù)字濾波器濾波，按合適的抽取因子抽取就可得到所需的I，Q值。這種方法特別適合用FPGA設計的數(shù)字下變頻器，不需要NCO，節(jié)省了設計數(shù)字混頻器的邏輯資源，而且早期的商用數(shù)字下變頻器件也是這種數(shù)字混頻器，要求fo，fs滿足式(1)的關(guān)系，如HARIS公司(現(xiàn)為Intersil公司)的HSP43216。
    當信號中心頻率fo較高，即是高中頻信號時，用fs對信號采樣屬欠采樣。當然fo，fs不一定嚴格滿足式(1)的關(guān)系。fo，fs選用的總原則是從頻譜上分析，采樣后的信號經(jīng)混頻、濾波和適當抽取后，基帶頻譜沒有混疊。本設計只是構(gòu)建一個通用平臺，以下的設計用采樣率80 MSPS時鐘采樣，中頻信號為中心頻率10 MHz，帶寬2 MHz，最后輸出數(shù)據(jù)率2．5 MSPS。采樣率和信號的最高頻率滿足過采樣關(guān)系。

2 器件選用及參數(shù)設計
    設計中的主要器件：模數(shù)轉(zhuǎn)換器和數(shù)字下變頻器分別選用AD公司的AD6645和Intersil公司的ISL5416，這兩款器件都是具有較高性價比的器件。AD6645是高速、高性能的模數(shù)轉(zhuǎn)換器，具有14 b，105 MSPS采樣率。該芯片是目前用于直接中頻采樣的性能較好的一款芯片，片內(nèi)包括采保和參考時鐘，提供CMOS兼容的輸出，輸入信號帶寬可到270 MHz。
    AD6645的采樣時鐘要求質(zhì)量高且相位噪聲低，如果時鐘信號抖動大，信噪比容易惡化，很難保證精度。為了優(yōu)化性能，AD6645的采樣時鐘采用差分形式。時鐘信號可通過一個變壓器或ECL的差分芯片交流耦合到A／D的時鐘輸入引腳。
    數(shù)字下變頻器ISL5416是四通道寬帶可編程下變頻器，專為大動態(tài)范圍應用而設計，輸人數(shù)據(jù)率最高可達95 MSPS，片內(nèi)包含數(shù)控振蕩器(NCO)、數(shù)字混頻器(Mixer)、數(shù)字濾波器(CIC和FIR)、自動增益控制AGC和重采樣濾波器等。四個并行16 b定點或17 b浮點輸入通道，NCO控制字是32 b可編程的、無雜散動態(tài)范圍SFDR>110 dB。數(shù)字濾波器包括可編程級聯(lián)的CIC濾波器，兩個可編程的FIR濾波器級聯(lián)，第一個FIR濾波器為32階，第二個FIR濾波器是64階，每個數(shù)字濾波器后接一個可編程抽取計數(shù)器，整個器件的總抽取比可從1～4 096。數(shù)字AGC增益范圍可達96 dB,，內(nèi)部數(shù)據(jù)通道是20 b寬度。[!--empirenews.page--]
    時序控制和信號預處理芯片采用Altera公司的A-PEX系列的一款器件。該芯片包括典型的200 000個邏輯門，片內(nèi)帶有邏輯存儲單元，具有106 496 b RAM。運算速度和內(nèi)部資源能滿足時序控制和一般信號處理的要求。這個系統(tǒng)的時序控制電路采用Verilog硬件描述語言編程實現(xiàn)。
    本系統(tǒng)采用AD6645實現(xiàn)模數(shù)變換，用ISL5416完成數(shù)字下變頻，用FPGA進行時序控制，再配以外圍電路構(gòu)成中頻數(shù)字接收機電路。用AD6645結(jié)合ISL5416是靈活設計中頻數(shù)字接收機具有較高性價比的組合。
    本設計的主要工作是ISL5416的參數(shù)選取，主要是數(shù)字下變頻器芯片ISL5416的NCO和數(shù)字濾波器的參數(shù)設計和設置。NCO的頻率設置范圍為-109～+109Hz，本設計NCO選用10 MHz。中頻信號經(jīng)Mixer混頻后，需經(jīng)抗混疊濾波，首先是CIC濾波器，其后是2級FIR濾波器。CIC一般采取5級級聯(lián)，5級級聯(lián)可滿足雜波抑制的一般要求。其后第一級FIR濾波器主要是進一步降低CIC后數(shù)據(jù)率，最大化FIR2的效能，F(xiàn)IR2提供最終的濾波效果。中間包括三次抽取。一般抽取器放在濾波器之后，這樣即可濾除高頻分量，又可確保輸出不混疊。圖2是濾波器通道流程圖。

    FIR濾波器可借用專門的濾波器設計軟件或Mat-lab軟件設計。抽取因子的選取根據(jù)不同采樣率或數(shù)據(jù)率進行選取，總抽取因子為各因子相乘，三個抽取器抽取比的選取，一般考慮將大抽取比放在CIC處，因為CIC只做位和加法運算，不做乘法運算，適合實時處理，靈活方便。經(jīng)過大抽取后降低了后面FIR濾波器設計的壓力。最后經(jīng)濾波，抽取后總效果應做到心中有數(shù)，用Matlab進行仿真，以檢驗各濾波器設計是否合理。
    本設計濾波器考慮用5級CIC級聯(lián)后8級抽??；32階FIR濾波器后2級抽?。?4階FIR濾波器后2級抽取。這樣的總抽取也實現(xiàn)了2．5 MSPS輸出數(shù)據(jù)率。對于FIR1濾波器的設計參數(shù)：經(jīng)8級CIC抽取后，其數(shù)據(jù)率為10 MHz。選定32階的FIR濾波器的參數(shù)是：采樣率10 MHz，通帶1 MHz，止帶2．5 MHz，通帶起伏0．01 dB，阻帶衰減80 dB，設計結(jié)果如圖3所示。

    對于FIR2濾波器設計參數(shù)：經(jīng)2級FIR1抽取后，其數(shù)據(jù)率為5 MHz。選定64階FIR濾波器的參數(shù)是：采樣率5 MHz，通帶1 MHz，止帶1．4 MHz，通帶起伏O．01 dB，阻帶衰減80 dB，設計結(jié)果如圖4所示。
    ISL5416經(jīng)8級CIC濾波抽取，2級32階FIR濾波抽取，2級64階FIR濾波抽取后總效果用Matlab軟件仿真如圖5所示。圖中顯示了3個辛格函數(shù)(sinc)的旁瓣。從圖5可以看出，帶外抑制在90 dBFS以下能夠滿足實際要求。[!--empirenews.page--]

3 測試結(jié)果和分析
    利用圖形化編程軟件LabVIEW設計一套系統(tǒng)指標測試程序，用該程序?qū)Σ杉臄?shù)據(jù)分析后結(jié)果如圖6所示。圖6所示的是80 MHz系統(tǒng)采樣時鐘，輸入信號是10．2 MHz的單點頻信號，輸出為2．5 MSPS數(shù)據(jù)率。可以看出，信噪比(SNR)為71 dB，無雜散動態(tài)范圍(SDFR)為77 dB，鏡像抑制比為96 dB。這說明I，Q的正交度高，這一點是模擬中頻接收機無法比擬的。

    該中頻數(shù)字接收機可處理信號帶寬達到20 MHz以上，因此能夠滿足通訊和雷達系統(tǒng)的一般要求，雖然現(xiàn)在流行用FPGA設計數(shù)字接收機，但大容量、高速的FPGA價格昂貴。另外，軟件設計也較復雜，而ISL5416功能強大，設計靈活，價格適中，因此ISL5416相對FPGA設計具有較大的性價比優(yōu)勢。但在使用時，要注意的是，ISL5416輸出數(shù)據(jù)具有不可恢復性，若工作時鐘受干擾或中途切換，輸出數(shù)據(jù)將出錯。
    ISL5416提供的兩個信號RESET是復位信號，SYNCin是全局同步信號，RESET有效使整個芯片停止工作，所有寄存器置默認值，而SYNCin有效則刷新NCO控制字，抽取計數(shù)器，則重新啟動濾波器。輸出數(shù)據(jù)計數(shù)器時鐘和混頻濾波通道時鐘是兩個支路時鐘。因此，系統(tǒng)電路的時鐘和同步信號受干擾或中途切換，最好用RESET復位，再重新加載數(shù)據(jù)工作，不能簡單用SYNCin來復位。

4 結(jié) 語
    目前，中頻數(shù)字化接收機已在通訊和雷達產(chǎn)品中普遍運用，產(chǎn)品的通用性、可靠性、可移植性代表了產(chǎn)品的生命力，也符合軟件無線電的思想。本設計的電路能夠較好地實現(xiàn)中頻數(shù)字接收機的總體指標，已在多個雷達產(chǎn)品中實現(xiàn)中頻直接采樣，而且也實現(xiàn)了米波段射頻直接采樣數(shù)字下變頻，性能穩(wěn)定可靠，實時處理性強。