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[導(dǎo)讀]引言 迄今為止,PID控制器因其具有結(jié)構(gòu)簡(jiǎn)單、容易實(shí)現(xiàn)等特點(diǎn),仍是實(shí)際工業(yè)過(guò)程中廣泛采用的一種比較有效的控制方法。但當(dāng)被控對(duì)象存在非線性和時(shí)變特性時(shí),傳統(tǒng)的PID 控制器往往難以獲得滿意的控制效果。神經(jīng)網(wǎng)絡(luò)以

引言
迄今為止,PID控制器因其具有結(jié)構(gòu)簡(jiǎn)單、容易實(shí)現(xiàn)等特點(diǎn),仍是實(shí)際工業(yè)過(guò)程中廣泛采用的一種比較有效的控制方法。但當(dāng)被控對(duì)象存在非線性和時(shí)變特性時(shí),傳統(tǒng)的PID 控制器往往難以獲得滿意的控制效果。神經(jīng)網(wǎng)絡(luò)以其強(qiáng)大的信息綜合能力為解決復(fù)雜控制系統(tǒng)問(wèn)題提供了理論基礎(chǔ),許多學(xué)者也通過(guò)軟件仿真的形式驗(yàn)證了神經(jīng)網(wǎng)絡(luò)控制的可行性并提出了一些新的算法,但由于目前沒(méi)有相應(yīng)的硬件支持,只通過(guò)軟件編程,利用串行方法來(lái)實(shí)現(xiàn)神經(jīng)網(wǎng)絡(luò)控制必然導(dǎo)致運(yùn)算速度低,難以保證實(shí)時(shí)控制。FPGA結(jié)構(gòu)靈活、通用性強(qiáng)、速度快、功耗低,用它來(lái)構(gòu)造神經(jīng)網(wǎng)絡(luò),可以靈活地實(shí)現(xiàn)各種運(yùn)算功能和學(xué)習(xí)規(guī)則,并且設(shè)計(jì)周期短、系統(tǒng)速度快、可靠性高。
本文主要介紹了用FPGA實(shí)現(xiàn)單神經(jīng)元自適應(yīng)PID控制器的方法,并對(duì)基于BP神經(jīng)網(wǎng)絡(luò)整定的PID控制器的FPGA設(shè)計(jì)做了概述。
神經(jīng)元自適應(yīng)PID控制器
基本原理和算法
單神經(jīng)元PID控制器的結(jié)構(gòu)
三輸入單神經(jīng)元模型如圖1所示。其中x1,x2,x3是輸入量,w1、w2、w3是對(duì)應(yīng)的權(quán)值,K為比例系數(shù)。

與傳統(tǒng)PID控制器經(jīng)離散處理后的增量表達(dá)式
苪(k)=kie(k)+kp(e(k)-e(k-1)+kd(e(k)-2e(k-1)+e(k-2))
比較而知,圖1是用單神經(jīng)元實(shí)現(xiàn)了自適應(yīng)PID控制,權(quán)值w1、w2、w3分別對(duì)應(yīng)于傳統(tǒng)PID控制器的ki,kp和kd。
學(xué)習(xí)算法
經(jīng)過(guò)大量的實(shí)際應(yīng)用,實(shí)踐表明PID參數(shù)的在線學(xué)習(xí)修正主要與芿(k)和e(k)有關(guān)。因此可將單神經(jīng)元自適應(yīng)PID控制算法中的加權(quán)系數(shù)學(xué)習(xí)修正部分進(jìn)行修改
本文里用FPGA實(shí)現(xiàn)的單神經(jīng)元學(xué)習(xí)算法就采用了這種基于改進(jìn)規(guī)則的方法。

神經(jīng)元算法在FPGA
上的實(shí)現(xiàn)
FPGA上浮點(diǎn)數(shù)的運(yùn)算
浮點(diǎn)加、減、乘、除運(yùn)算單元
的設(shè)計(jì)
神經(jīng)元PID算法離不開(kāi)浮點(diǎn)運(yùn)算,浮點(diǎn)運(yùn)算在高級(jí)語(yǔ)言中使用很方便,但是通過(guò)硬件來(lái)實(shí)現(xiàn)就比較復(fù)雜,所以大多數(shù)的EDA軟件目前還不支持浮點(diǎn)運(yùn)算,浮點(diǎn)運(yùn)算器件只能自行設(shè)計(jì),其中主要考慮的是運(yùn)算精度、運(yùn)算速度、資源占用以及設(shè)計(jì)復(fù)雜度。
浮點(diǎn)數(shù)的加法和減法需要經(jīng)過(guò)對(duì)階、尾數(shù)運(yùn)算、規(guī)格化、舍入操作和判斷結(jié)果正確性5個(gè)步驟,其設(shè)計(jì)原理圖如圖2所示,整個(gè)運(yùn)算過(guò)程由op_state狀態(tài)機(jī)控制,op輸入端決定運(yùn)算法則(0為加法,1為減法),a、b兩端分別輸入24位浮點(diǎn)數(shù)格式的加數(shù)和被加數(shù),經(jīng)過(guò)float_add_minus模塊的對(duì)階、尾數(shù)加(減)、舍入操作和判斷結(jié)果正確性四步運(yùn)算,再由result_ normalization模塊規(guī)格化處理后輸出。
浮點(diǎn)乘法相對(duì)比較簡(jiǎn)單,兩個(gè)浮點(diǎn)數(shù)相乘,其乘積的階碼是兩個(gè)數(shù)的階碼之和,乘積的尾數(shù)是兩個(gè)數(shù)尾數(shù)的乘積,符號(hào)是相乘數(shù)符號(hào)的異或,結(jié)果一樣需要規(guī)格化。[!--empirenews.page--]
同理,浮點(diǎn)除法運(yùn)算中,商的階碼是兩個(gè)數(shù)的階碼之差(被除數(shù)減除數(shù)),商的尾數(shù)是兩個(gè)數(shù)尾數(shù)的商,符號(hào)是兩個(gè)數(shù)符號(hào)的異或,注意這里結(jié)果的規(guī)格化與以往不同,是向右規(guī)格化操作。
由于篇幅所限,本文在此不再給出乘法器和除法器的詳細(xì)設(shè)計(jì)圖,在具體實(shí)現(xiàn)中,乘法器的尾數(shù)乘積運(yùn)算采用了booth算法,除法器的尾數(shù)相除運(yùn)算采用了移位相減的方法。
二進(jìn)制與十進(jìn)制浮點(diǎn)數(shù)相互
轉(zhuǎn)換電路的設(shè)計(jì)
系統(tǒng)輸入值、從傳感器反饋回來(lái)的系統(tǒng)輸出值以及送給DAC的輸出控制量都不是上述二進(jìn)制的浮點(diǎn)數(shù)類型,因此就需要能夠?qū)煞N類型的數(shù)據(jù)進(jìn)行相互轉(zhuǎn)換的電路。完成二進(jìn)制浮點(diǎn)數(shù)轉(zhuǎn)換成十進(jìn)制浮點(diǎn)數(shù)的全部操作所需要的時(shí)鐘數(shù)取決于二進(jìn)制浮點(diǎn)數(shù)的大小,最少232個(gè),最多1069個(gè);而十進(jìn)制浮點(diǎn)數(shù)轉(zhuǎn)換成二進(jìn)制浮點(diǎn)數(shù)時(shí),不論浮點(diǎn)數(shù)的大小,都只需要194個(gè)時(shí)鐘周期。
神經(jīng)元算法在FPGA上的實(shí)現(xiàn)
有了以上加、減、乘、除浮點(diǎn)運(yùn)算模塊以及進(jìn)制轉(zhuǎn)換模塊,要實(shí)現(xiàn)神經(jīng)元算法只需合理地把他們組織到一起。在FPGA里,是通過(guò)一個(gè)狀態(tài)機(jī)來(lái)完成這一功能的。狀態(tài)轉(zhuǎn)換圖如圖3所示,在圖中每個(gè)標(biāo)有計(jì)算字樣的狀態(tài)里,所有運(yùn)算都是并行完成的,大大節(jié)省了運(yùn)算時(shí)間。圖中的START信號(hào)可以由微控制器給出,需要注意的是,并不只是在最后的狀態(tài)里START=0才使?fàn)顟B(tài)機(jī)復(fù)原到IDLE狀態(tài),實(shí)際情況是,任意時(shí)刻只要START=0,狀態(tài)機(jī)都會(huì)復(fù)原。這一點(diǎn)由于篇幅所限沒(méi)能在圖上標(biāo)示出來(lái),在此做一簡(jiǎn)要說(shuō)明。
使用 Synplify Pro 7.1在Xilinx Virtex2 XC2V1500fg676-4上實(shí)現(xiàn)了該系統(tǒng)的綜合,時(shí)鐘頻率為98.4MHz,LUT資源占用率為76%。

基于BP神經(jīng)網(wǎng)絡(luò)整定的PID
控制器的FPGA設(shè)計(jì)概述
基于BP(Back Propagation)網(wǎng)絡(luò)的PID控制系統(tǒng)參數(shù)整定結(jié)構(gòu)如圖4所示,控制器由兩部分構(gòu)成:
(1) 經(jīng)典的PID控制器:直接對(duì)被控對(duì)象進(jìn)行閉環(huán)控制,三個(gè)參數(shù)kp、ki、kd為在線調(diào)整方式;
(2)神經(jīng)網(wǎng)絡(luò):根據(jù)系統(tǒng)的運(yùn)行狀態(tài),調(diào)節(jié)PID控制器的參數(shù),以期達(dá)到某種性能指標(biāo)的最優(yōu)化。即使輸出層神經(jīng)元的輸出狀態(tài)對(duì)應(yīng)于PID控制器的三個(gè)可調(diào)參數(shù)kp、ki、kd,通過(guò)神經(jīng)網(wǎng)絡(luò)的自學(xué)習(xí)、加權(quán)系數(shù)調(diào)整,使神經(jīng)網(wǎng)絡(luò)的輸出對(duì)應(yīng)于某種最優(yōu)控制率下的PID控制器參數(shù)。
用FPGA實(shí)現(xiàn)BP神經(jīng)網(wǎng)絡(luò),除了各個(gè)浮點(diǎn)運(yùn)算模塊之外,還需要實(shí)現(xiàn)隱層神經(jīng)元的活化函數(shù)——正負(fù)對(duì)稱的Sigmoid函數(shù):

和輸出層神經(jīng)元的活化函數(shù)——非負(fù)的Sigmoid函數(shù):

其中超越函數(shù)ex的實(shí)現(xiàn),常用的有兩大類:一是多項(xiàng)式迭代,該方法實(shí)現(xiàn)速度快,但需要乘法器,當(dāng)計(jì)算精度較高時(shí),硬件成本大;二是移位加迭代,此方法只需加法器,結(jié)構(gòu)簡(jiǎn)單易于實(shí)現(xiàn),但實(shí)現(xiàn)速度慢。參考文獻(xiàn)2中還提到了一種采用分段線性化的方法,雖然實(shí)現(xiàn)容易,但是精度較低。筆者擬在現(xiàn)有浮點(diǎn)四則運(yùn)算模塊的基礎(chǔ)上,采用指數(shù)函數(shù)冪級(jí)數(shù)展開(kāi)式前n項(xiàng)和的形式實(shí)現(xiàn)超越函數(shù)ex。這雖然也是采用了多項(xiàng)式迭代的方式,但采用FPGA實(shí)現(xiàn),可以在保證精度的前提下,減少硬件成本。有了這一模塊后,經(jīng)過(guò)合理安排BP算法的運(yùn)算順序,就可以在FPGA上實(shí)現(xiàn)基于BP神經(jīng)網(wǎng)絡(luò)整定的PID控制器了。

結(jié)語(yǔ)
當(dāng)今神經(jīng)網(wǎng)絡(luò)的應(yīng)用大多以軟件方式完成核心算法,但受限于微處理器(或DSP)工作頻率太慢或PC機(jī)體積較大的弱點(diǎn),難以大規(guī)模應(yīng)用。鑒于此,本文提出了一種基于FPGA、以硬件方式完成神經(jīng)網(wǎng)絡(luò)算法的方案,在保證運(yùn)算精度的前提下,運(yùn)算速度可比同頻率的處理器以軟件方式實(shí)現(xiàn)快上百倍。另外,文中各個(gè)浮點(diǎn)運(yùn)算模塊的實(shí)現(xiàn)還有一些有待優(yōu)化的地方,因此可以在硬件資源上更為節(jié)省。由此可見(jiàn),硬神經(jīng)網(wǎng)絡(luò)是解決其學(xué)習(xí)速度慢、滿足實(shí)時(shí)控制需要的必由之路。

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