引言
迄今為止，PID控制器因其具有結構簡單、容易實現(xiàn)等特點，仍是實際工業(yè)過程中廣泛采用的一種比較有效的控制方法。但當被控對象存在非線性和時變特性時，傳統(tǒng)的PID 控制器往往難以獲得滿意的控制效果。神經網絡以其強大的信息綜合能力為解決復雜控制系統(tǒng)問題提供了理論基礎，許多學者也通過軟件仿真的形式驗證了神經網絡控制的可行性并提出了一些新的算法，但由于目前沒有相應的硬件支持，只通過軟件編程，利用串行方法來實現(xiàn)神經網絡控制必然導致運算速度低，難以保證實時控制。FPGA結構靈活、通用性強、速度快、功耗低，用它來構造神經網絡，可以靈活地實現(xiàn)各種運算功能和學習規(guī)則，并且設計周期短、系統(tǒng)速度快、可靠性高。
本文主要介紹了用FPGA實現(xiàn)單神經元自適應PID控制器的方法，并對基于BP神經網絡整定的PID控制器的FPGA設計做了概述。
神經元自適應PID控制器的
基本原理和算法
單神經元PID控制器的結構
三輸入單神經元模型如圖1所示。其中x1，x2，x3是輸入量，w1、w2、w3是對應的權值，K為比例系數(shù)。
與傳統(tǒng)PID控制器經離散處理后的增量表達式
苪(k)=kie(k)+kp(e(k)-e(k-1)+kd(e(k)-2e(k-1)+e(k-2))
比較而知，圖1是用單神經元實現(xiàn)了自適應PID控制，權值w1、w2、w3分別對應于傳統(tǒng)PID控制器的ki，kp和kd。
學習算法
經過大量的實際應用，實踐表明PID參數(shù)的在線學習修正主要與芿(k)和e(k)有關。因此可將單神經元自適應PID控制算法中的加權系數(shù)學習修正部分進行修改
本文里用FPGA實現(xiàn)的單神經元學習算法就采用了這種基于改進規(guī)則的方法。
神經元算法在FPGA
上的實現(xiàn)
FPGA上浮點數(shù)的運算
浮點加、減、乘、除運算單元
的設計
神經元PID算法離不開浮點運算，浮點運算在高級語言中使用很方便，但是通過硬件來實現(xiàn)就比較復雜，所以大多數(shù)的EDA軟件目前還不支持浮點運算，浮點運算器件只能自行設計，其中主要考慮的是運算精度、運算速度、資源占用以及設計復雜度。
浮點數(shù)的加法和減法需要經過對階、尾數(shù)運算、規(guī)格化、舍入操作和判斷結果正確性5個步驟，其設計原理圖如圖2所示，整個運算過程由op_state狀態(tài)機控制，op輸入端決定運算法則(0為加法，1為減法)，a、b兩端分別輸入24位浮點數(shù)格式的加數(shù)和被加數(shù)，經過float_add_minus模塊的對階、尾數(shù)加(減)、舍入操作和判斷結果正確性四步運算，再由result_ normalization模塊規(guī)格化處理后輸出。
浮點乘法相對比較簡單，兩個浮點數(shù)相乘，其乘積的階碼是兩個數(shù)的階碼之和，乘積的尾數(shù)是兩個數(shù)尾數(shù)的乘積，符號是相乘數(shù)符號的異或，結果一樣需要規(guī)格化。[!--empirenews.page--]
同理，浮點除法運算中，商的階碼是兩個數(shù)的階碼之差(被除數(shù)減除數(shù))，商的尾數(shù)是兩個數(shù)尾數(shù)的商，符號是兩個數(shù)符號的異或，注意這里結果的規(guī)格化與以往不同，是向右規(guī)格化操作。
由于篇幅所限，本文在此不再給出乘法器和除法器的詳細設計圖，在具體實現(xiàn)中，乘法器的尾數(shù)乘積運算采用了booth算法，除法器的尾數(shù)相除運算采用了移位相減的方法。
二進制與十進制浮點數(shù)相互
轉換電路的設計
系統(tǒng)輸入值、從傳感器反饋回來的系統(tǒng)輸出值以及送給DAC的輸出控制量都不是上述二進制的浮點數(shù)類型，因此就需要能夠將兩種類型的數(shù)據(jù)進行相互轉換的電路。完成二進制浮點數(shù)轉換成十進制浮點數(shù)的全部操作所需要的時鐘數(shù)取決于二進制浮點數(shù)的大小，最少232個，最多1069個；而十進制浮點數(shù)轉換成二進制浮點數(shù)時，不論浮點數(shù)的大小，都只需要194個時鐘周期。
神經元算法在FPGA上的實現(xiàn)
有了以上加、減、乘、除浮點運算模塊以及進制轉換模塊，要實現(xiàn)神經元算法只需合理地把他們組織到一起。在FPGA里，是通過一個狀態(tài)機來完成這一功能的。狀態(tài)轉換圖如圖3所示，在圖中每個標有計算字樣的狀態(tài)里，所有運算都是并行完成的，大大節(jié)省了運算時間。圖中的START信號可以由微控制器給出，需要注意的是，并不只是在最后的狀態(tài)里START=0才使狀態(tài)機復原到IDLE狀態(tài)，實際情況是，任意時刻只要START=0，狀態(tài)機都會復原。這一點由于篇幅所限沒能在圖上標示出來，在此做一簡要說明。
使用 Synplify Pro 7.1在Xilinx Virtex2 XC2V1500fg676-4上實現(xiàn)了該系統(tǒng)的綜合，時鐘頻率為98.4MHz，LUT資源占用率為76%。
基于BP神經網絡整定的PID
控制器的FPGA設計概述
基于BP(Back Propagation)網絡的PID控制系統(tǒng)參數(shù)整定結構如圖4所示，控制器由兩部分構成：
(1) 經典的PID控制器：直接對被控對象進行閉環(huán)控制，三個參數(shù)kp、ki、kd為在線調整方式；
(2)神經網絡：根據(jù)系統(tǒng)的運行狀態(tài)，調節(jié)PID控制器的參數(shù)，以期達到某種性能指標的最優(yōu)化。即使輸出層神經元的輸出狀態(tài)對應于PID控制器的三個可調參數(shù)kp、ki、kd，通過神經網絡的自學習、加權系數(shù)調整，使神經網絡的輸出對應于某種最優(yōu)控制率下的PID控制器參數(shù)。
用FPGA實現(xiàn)BP神經網絡，除了各個浮點運算模塊之外，還需要實現(xiàn)隱層神經元的活化函數(shù)——正負對稱的Sigmoid函數(shù)：
和輸出層神經元的活化函數(shù)——非負的Sigmoid函數(shù)：
其中超越函數(shù)ex的實現(xiàn)，常用的有兩大類：一是多項式迭代，該方法實現(xiàn)速度快，但需要乘法器，當計算精度較高時，硬件成本大；二是移位加迭代，此方法只需加法器，結構簡單易于實現(xiàn)，但實現(xiàn)速度慢。參考文獻2中還提到了一種采用分段線性化的方法，雖然實現(xiàn)容易，但是精度較低。筆者擬在現(xiàn)有浮點四則運算模塊的基礎上，采用指數(shù)函數(shù)冪級數(shù)展開式前n項和的形式實現(xiàn)超越函數(shù)ex。這雖然也是采用了多項式迭代的方式，但采用FPGA實現(xiàn)，可以在保證精度的前提下，減少硬件成本。有了這一模塊后，經過合理安排BP算法的運算順序，就可以在FPGA上實現(xiàn)基于BP神經網絡整定的PID控制器了。
結語
當今神經網絡的應用大多以軟件方式完成核心算法，但受限于微處理器(或DSP)工作頻率太慢或PC機體積較大的弱點，難以大規(guī)模應用。鑒于此，本文提出了一種基于FPGA、以硬件方式完成神經網絡算法的方案，在保證運算精度的前提下，運算速度可比同頻率的處理器以軟件方式實現(xiàn)快上百倍。另外，文中各個浮點運算模塊的實現(xiàn)還有一些有待優(yōu)化的地方，因此可以在硬件資源上更為節(jié)省。由此可見，硬神經網絡是解決其學習速度慢、滿足實時控制需要的必由之路。
下載文檔
