基于FPGA的數(shù)字下變頻設(shè)計與實現(xiàn)

在擴(kuò)頻通信中，數(shù)字下變頻（DDC）是一種很重要的技術(shù)，它包括數(shù)字混頻器、數(shù)控振蕩器以及數(shù)字濾波器三部分。而傳統(tǒng)的DDC大多采用專用芯片，雖然其外圍電路簡單、功能實現(xiàn)容易控制，但其大部分功能已經(jīng)固化，存在兼容性較差、產(chǎn)品開發(fā)靈活性低、后續(xù)升級困難等缺陷。本文利用FPGA運(yùn)算快速、易于升級等優(yōu)點，在簡化算法的基礎(chǔ)上，用最短的時間進(jìn)行混頻濾波得到兩路相交信號。用Verilog語言對整個下變頻進(jìn)行行為描述建模，并給出相應(yīng)的仿真綜合結(jié)果。
1 正交下變頻方案理論分析
　　因為DDC的數(shù)據(jù)流是采樣信號的速率，DSP處理芯片很難完成高頻實時處理任務(wù)，而且FPGA中通常有大容量ROM資源，滿足查找表所需ROM資源，所以更適合用FPGA實現(xiàn)數(shù)字正交下變頻。數(shù)字正交下變頻是借助數(shù)控振蕩器NCO通過查找表的方式產(chǎn)生本地正交載波信號，與輸入信號進(jìn)行正交混頻，經(jīng)過低通濾波得到I—Q基帶信號。圖 1為其方案框圖。

　　接收機(jī)收到的高頻信號表達(dá)式為：
　 　

式中，為接收信號的幅值，d(t)為數(shù)據(jù)信息的波形， c(t)為偽碼波形，fc=891 MHz，fd=18.176 MHz為信號頻偏，n(t)為高斯白噪聲。根據(jù)帶通采樣定理，引入單位沖激函數(shù)δ(t)構(gòu)成沖激函數(shù)P(t)：
  
　　輸入信號為x(t)，其傅里葉變換為x(ω)，則用fS抽樣后得到抽樣信號可表示為：
      

　　由傅里葉變換性質(zhì)得到XS(ω)，可表示為：
　　　　

　　由式(5)可知，A/D采樣使信號頻譜發(fā)生了周期延拓。中心頻率fC=891 MHz（如圖2）經(jīng)帶通欠采樣后將信號頻譜搬移至fO=18.533 MHz。fO是fC除以fS后的余數(shù)。這樣A/D采樣實現(xiàn)了一個下變頻功能。[!--empirenews.page--]

　　接收信號經(jīng)A/D采樣后可表示為：
　　　

　　其中，TS為A/D采樣時鐘的周期，A為信號幅度的量化，d(nTS)表示二進(jìn)制數(shù)據(jù)信息，c(nTS)表示偽碼序列信息。
　　經(jīng)過A/D后，信號通過一個數(shù)字低通濾波器，濾掉噪聲和寄生信號，然后與本地NCO輸出的頻率為18.533 MHz的正交載波相乘，完成數(shù)字下變頻，再經(jīng)過低通濾波，濾除倍頻分量，就可以得到基帶擴(kuò)頻信號。
　　從圖2可以看出，本地NCO產(chǎn)生的同相和正交載波經(jīng)過正交下變頻和低通濾波之后，不考慮噪聲的影響，輸出信號可以表示為：
　　
其中，為本地載波與接收信號的頻差，為NCO的載波頻率，為起始相位差。
2 下變頻實現(xiàn)方案
 

3 下變頻器模塊實現(xiàn)
　　本文將輸入r正弦信號分為16相，NCO通過clk信號脈沖作為控制信號以查找法的形式找出其對應(yīng)的正余弦值，與r信號混頻，得到兩路信號i0和q0，再經(jīng)過低通濾波器，最后得到兩路正交信號i和q，如圖4和圖5所示。從仿真結(jié)果可以看出，從第二個clk脈沖開始工作到最后結(jié)果輸出，僅僅用了52 ns的時間。

　　本文針對擴(kuò)頻通信接收的數(shù)字下變頻在特定的輸入信號下，通過查找表的方式進(jìn)行了混頻和低通濾波的設(shè)計及實現(xiàn)。仿真結(jié)果在軟件Matlab上的建模結(jié)果完全一致，表明了設(shè)計的正確性。在Xilinx公司的FPGA集成設(shè)計軟件ISE7.1環(huán)境下選用 xc3s5000-4fg900實現(xiàn)了綜合和映射。本文的創(chuàng)新點是：用移位代替濾波器乘法運(yùn)算，節(jié)約了硬件資源；對抽頭系數(shù)進(jìn)行擴(kuò)大，將結(jié)果誤差減小到了 1%；根據(jù)抽頭系數(shù)的對稱性減少了寄存器的使用，節(jié)約了讀取存儲的時間。