基于Xilinx FPGA的片上系統(tǒng)無(wú)線保密通信終端

時(shí)間：2011-04-17 07:57:40

關(guān)鍵字： FPGA Xilinx 無(wú)線通信終端

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[導(dǎo)讀]本設(shè)計(jì)使用硬件描述語(yǔ)言VHDL在FPGA數(shù)字邏輯層面上實(shí)現(xiàn)AES加解密，為了系統(tǒng)的擴(kuò)展性和構(gòu)建良好的人機(jī)交互，設(shè)計(jì)通過(guò)PS/2鍵盤(pán)輸入加密密鑰，并將其顯示在LCD上。在軟核MicroBlaze上，通過(guò)SPI總線讀寫(xiě)FIFO和RAM控制射頻芯片CC2420，使系統(tǒng)具有信道選擇、地址識(shí)別、自動(dòng)CRC校驗(yàn)功能，使系統(tǒng)更加安全、通信誤碼率更低。

0 引言

　　利用軟件實(shí)施加密算法已經(jīng)成為實(shí)時(shí)安全通信系統(tǒng)的重要瓶頸。標(biāo)準(zhǔn)的商品化CPU和DSP無(wú)法跟上數(shù)據(jù)加密算法的計(jì)算速度要求。此外，CPU和DSP需要完成太多的其他任務(wù)。基于FPGA高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力，并且可以達(dá)到所要求的加密處理性能基準(zhǔn)[1].然而如果僅使用FPGA可編程VHDL來(lái)實(shí)現(xiàn)的話，系統(tǒng)就不夠靈活，升級(jí)困難，況且實(shí)現(xiàn)起來(lái)有很大的難度，本系統(tǒng)以AES加密算法為例，使用Xilinx SPARTAN 3E為開(kāi)發(fā)平臺(tái)，以Xilinx的嵌入式軟核Microblaze為主控制器，調(diào)用FPGA的硬件VHDL編程實(shí)現(xiàn)的AES加解密和控制CC2420來(lái)實(shí)現(xiàn)高速有效的數(shù)據(jù)通信。

　　1 系統(tǒng)設(shè)計(jì)思想

　　本設(shè)計(jì)使用硬件描述語(yǔ)言VHDL在FPGA數(shù)字邏輯層面上實(shí)現(xiàn)AES加解密，為了系統(tǒng)的擴(kuò)展性和構(gòu)建良好的人機(jī)交互，設(shè)計(jì)通過(guò)PS/2鍵盤(pán)輸入加密密鑰，并將其顯示在LCD上。在軟核MicroBlaze上，通過(guò)SPI總線讀寫(xiě)FIFO和RAM控制射頻芯片CC2420，使系統(tǒng)具有信道選擇、地址識(shí)別、自動(dòng)CRC校驗(yàn)功能，使系統(tǒng)更加安全、通信誤碼率更低。

　　1.1 數(shù)據(jù)幀結(jié)構(gòu)設(shè)計(jì)

　　為了更好的提高本系統(tǒng)數(shù)據(jù)的傳輸率，在官方zigbee的數(shù)據(jù)幀格式基礎(chǔ)上做了修改。采用如表5-2所示的數(shù)據(jù)幀格式。數(shù)據(jù)幀發(fā)送時(shí)，CC2420自動(dòng)在數(shù)據(jù)包的開(kāi)始處加上前導(dǎo)碼和幀起始分隔符在數(shù)據(jù)包末尾加CRC檢驗(yàn)。

　　1.2 數(shù)據(jù)可靠傳輸

　　為了確保數(shù)據(jù)不出錯(cuò)和不丟失，本設(shè)計(jì)采用了CRC校驗(yàn)、超時(shí)重傳、返回ACK和NOACK等措施來(lái)確保數(shù)據(jù)的不出錯(cuò)和丟失，

　　2 系統(tǒng)模塊構(gòu)成

　　加密端通過(guò)串口和網(wǎng)口從發(fā)送段接收數(shù)據(jù)，當(dāng)接收夠16字節(jié)(128bit)，或不足時(shí)能自動(dòng)補(bǔ)零成128bit后送給硬件AES加密模塊。在軟核Microblaze的控制下通過(guò)VHDL編程的AES加密后將數(shù)據(jù)進(jìn)行組幀打包，通過(guò)軟核對(duì)CC2420的寄存器的讀寫(xiě)將數(shù)據(jù)通過(guò)無(wú)線發(fā)送端CC2420發(fā)送出去，同時(shí)等待發(fā)送段確認(rèn)。接收端在接收到數(shù)據(jù)以后,從數(shù)據(jù)包中將數(shù)據(jù)提取，進(jìn)行快速AES解密,解密完成后進(jìn)行CRC校驗(yàn)，如果校驗(yàn)正確則向源地址發(fā)送ACK確認(rèn)。將正確數(shù)據(jù)送出，如果校驗(yàn)失敗，則返回NOACK。為了確保安全，AES加解密算法需要的密鑰key由鍵盤(pán)輸入和修改，同時(shí)可以在LCD上顯示出來(lái)。必須保證兩端key相同才能保證正常通信。

　　圖1 系統(tǒng)總體控制數(shù)據(jù)流圖
　　3 AES加解密模塊

　　3.1.1 AES簡(jiǎn)介

　　AES加解密算法(Rijndael算法)對(duì)待加密的明文先進(jìn)行分段然后加密，明文的長(zhǎng)度可以是l28位、192位或256位。同樣，用于加密的密鑰長(zhǎng)度也有l(wèi)28位、192位或256位。根據(jù)明文及密鑰長(zhǎng)度不同的組合，加密的輪次有10輪、12輪和l4輪。在圈函數(shù)的每一圈迭代中，包括4步變換，分別是字節(jié)代換運(yùn)算、行變換、列混合以及圈密鑰的加法變換。經(jīng)過(guò)驗(yàn)證，選用l28位的明文和密鑰是幾種組合中加解密速度最快的[2]。所以在本系統(tǒng)設(shè)計(jì)中使用的為128位明文和128位密文的組合。由于AES為對(duì)稱加解密，所以在此文中我們只討論AES的加密方法，解密就是與AES對(duì)稱的方式來(lái)進(jìn)行的。

　　3.1.2 AES加解密模塊設(shè)計(jì)

　　在本系統(tǒng)中，使用了FPGA的硬件描述語(yǔ)言(VHDL)來(lái)實(shí)現(xiàn)了AES的加解密算法，AES分別為輪密鑰加、字節(jié)代換、行移位、列混淆、密鑰擴(kuò)展，下面為5個(gè)用硬件描述語(yǔ)言實(shí)現(xiàn)的小模塊的分別介紹。由于列混淆模塊、行移位模塊、輪密鑰加與文獻(xiàn)[4]中算法相同在此不做討論。

　　① 字節(jié)代換模塊

　　此模塊為AES中的每一個(gè)字節(jié)提供了一個(gè)非線性代換。任一非零字節(jié)被函數(shù)所代替。如果x是零字節(jié)，y=b 就是SubBytes變化的結(jié)果。在本設(shè)計(jì)中，為了加快算法速度，將S盒預(yù)先寫(xiě)入RAM中，直接用地址來(lái)指示替代的字節(jié)，利用空間來(lái)?yè)Q時(shí)間，達(dá)到了加快用算的目的。

　?、诿荑€擴(kuò)展模塊

　　本設(shè)計(jì)采用了Xilinx IP核Single Block RAM 位寬32，深度64，在程序的開(kāi)始，由用戶設(shè)置的初始密鑰系統(tǒng)按照密鑰擴(kuò)展算法生成的10輪擴(kuò)展密鑰，將生成的密鑰按照地址次序從低到高放入RAM中，在每一輪執(zhí)行addroundkey時(shí)取出對(duì)應(yīng)輪數(shù)的密鑰，與明文相加(異或)。

　　圖2 AES解密模塊仿真波形
　　
3.2 無(wú)線通信模塊

　　在本系統(tǒng)中采用TI 公司的CC2420來(lái)實(shí)現(xiàn)數(shù)據(jù)的無(wú)線通信CC2420工作于免授權(quán)的2.4GHz頻段，33個(gè)16位配置寄存器、15個(gè)命令選通寄存器、1個(gè)128字節(jié)的RX RAM、1個(gè)128字節(jié)的TX RAM、1個(gè)112字節(jié)的安全信息存儲(chǔ)器。TX和RX RAM的存取可通過(guò)地址或者用兩個(gè)8位的寄存器。主機(jī)可通過(guò)SPI總線設(shè)置其工作在Normal模式，通過(guò)SPI總線MOSI，MISO接口對(duì)TX FIFO和RX FIFO及狀態(tài)進(jìn)行寫(xiě)和讀的操作，將數(shù)據(jù)寫(xiě)入和讀出RAM來(lái)實(shí)現(xiàn)與CC2420的數(shù)據(jù)傳輸，通過(guò)觸發(fā)CC2420STXON,SRXON來(lái)實(shí)現(xiàn)數(shù)據(jù)的無(wú)線發(fā)送和接收。表二是本系統(tǒng)CC2420涉及的寄存器及其功能。

表2 是本系統(tǒng)CC2420涉及的寄存器及其功能

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3.3 軟核控制模塊

　　3.3.1 軟核MicroBlaze簡(jiǎn)介

　　MicroBlaze 是一款由xilinx公司開(kāi)發(fā)的嵌入式處理器軟核，其采用RISC(Reduced Instruction Set Computer)優(yōu)化架構(gòu)。它符合IBM CoreConnect標(biāo)準(zhǔn)，能夠與PPC405系統(tǒng)無(wú)縫連接[3]。MicroBlaze是一個(gè)非常簡(jiǎn)化卻具有較高性能的軟核，在Spartan3E系列FPGA中它只占400個(gè)Slice，相當(dāng)于10萬(wàn)門(mén)FPGA容量的1/3。其為哈佛結(jié)構(gòu)，32位地址總線，獨(dú)立的指令和數(shù)據(jù)緩存，并且有獨(dú)立的數(shù)據(jù)和指令總線連接到IBM的PLB總線，使得它能很容易和其它外設(shè)IP核一起完成整體功能。支持SPI、I2C、PCI、CAN總線，支持重置、硬件異常、中斷、用戶異常、暫停等機(jī)制，可配置UART、GPIO等接口。

　　3.3.2 microblaze的控制流程

　圖3 microblaze的控制流程

　　3.3.3 microblaze的控制流程主程序

　　main () {

　　Initial()//初始化系統(tǒng);

　　CmdSend()//上位機(jī)命令輸入;

　　DataRev()//數(shù)據(jù)接收;

　　AESEny()//數(shù)據(jù)加密;

　　DataPackage()數(shù)據(jù)打包;

　　CC2420Sen()加密數(shù)據(jù)發(fā)送;

　　Return success; }

　　結(jié)語(yǔ)

　　本系統(tǒng)將軟件加解密(在50M的頻率下使用軟件來(lái)進(jìn)行加解密)與硬件加解密時(shí)間做了對(duì)比：如表3所示。

　表3 軟件和硬件加密對(duì)比

表4 AES加密占用FPGA資源統(tǒng)計(jì)表

　　該方案充分有效的利用了Spartan 3E的資源，尤其為可編程邏輯和RAM的利用。其中AES加解密中的乘法運(yùn)算均由LUT查找表來(lái)實(shí)現(xiàn)，用空間換取時(shí)間，獲得了很高的算法速度。在AES算法測(cè)試時(shí)我們發(fā)現(xiàn)80%的AES加解密時(shí)間都用于密鑰擴(kuò)展算法中，如果能再進(jìn)一步把算法優(yōu)化，比如做成流水線的算法模式的話，加解密時(shí)間又能減少近20%，即由現(xiàn)在的6.74us減少到略大于5.39us，效率又可以增加很多。

　　參考文獻(xiàn)：

　　[1]AES算法FPGA實(shí)現(xiàn)分析，唐金藝，[M] 海軍計(jì)算技術(shù)研究所

　　[2]唐明，張煥國(guó)，劉樹(shù)渡等 AES的高性能硬件設(shè)計(jì)與研究 [M] 武漢大學(xué)計(jì)算機(jī)學(xué)院

　　[3]趙峰馬迪民孫偉等 FPGA上的嵌入式設(shè)計(jì)[M] 2008.4

　　[4]佟玉偉陸浪如 FPGA先進(jìn)加密算法 (AES) 的并行實(shí)現(xiàn) [M] 交通與計(jì)算機(jī) 2002.6