基于DSP開發(fā)系統(tǒng)設(shè)計與實現(xiàn)

摘要：為了設(shè)計一個性能穩(wěn)定的DSP開發(fā)系統(tǒng)，利用TI公司最新推出的TMS320F28335作為微處理器，該芯片為32位浮點型DSP。在采用浮點DSP設(shè)計系統(tǒng)時，不需要考慮處理的動態(tài)范圍和精度，比定點DSP在軟件編寫方面更容易，更適合采用高級語言編程。外圍電路主要包含電源電路、RAM擴(kuò)展電路、晶振電路和復(fù)位電路，用來輔助DSP的工作。利用電源管理芯片設(shè)計電源電路，可以有效解決其他型號的DSP對上電順序的要求；擴(kuò)展的外部RAM可以使程序的調(diào)試與下載更加方便。利用外部時鐘源作為時鐘輸入，使其輸入時鐘更加穩(wěn)定的同時，也可為具有相同時鐘的多個DSP使用。利用三端監(jiān)控芯片來實現(xiàn)系統(tǒng)的手動復(fù)位和自動復(fù)位，使系統(tǒng)的穩(wěn)定性大大提高。
關(guān)鍵詞：TMS320F28335；浮點型；動態(tài)范圍；數(shù)字信號處理器

    TMS320F28335是TI公司最新推出的32位浮點型DSP，可直接參與浮點型數(shù)據(jù)的運算，無需Q格式的轉(zhuǎn)換，其主要特點為：高性能的靜態(tài)CMOS技術(shù)，在最高為150 MHz振蕩頻率下，指令周期為6．67 ns；高性能的32位CPU，單精度浮點運算單元(FPU)，采用哈佛總線結(jié)構(gòu)，能快速中斷響應(yīng)和處理，并有統(tǒng)一的存儲器規(guī)劃，可用C／C++語言實現(xiàn)復(fù)雜的算法；控制時鐘系統(tǒng)具有片內(nèi)振蕩器和看門狗定時器模塊，支持動態(tài)改變鎖相環(huán)(PLL)的參數(shù)值以改變CPU的輸入時鐘頻率；8個外部中斷，相對于TMS320F281x系列DSP，無專門的中斷引腳；支持58個外設(shè)中斷的外設(shè)中斷擴(kuò)展寄存器(PIE)，管理片上外設(shè)和外部引腳引起的中斷請求；增強(qiáng)型的外設(shè)模塊；12位A／D轉(zhuǎn)換器，可實現(xiàn)16通道的數(shù)據(jù)轉(zhuǎn)換；88個可編程的分時復(fù)用GPIO引腳；低功耗模式，1．9 V或1．8 V內(nèi)核，3．3 V I／O供電。設(shè)計一個集這些優(yōu)點于一身的DSP開發(fā)系統(tǒng)，對于初學(xué)者和開發(fā)人員有著重要的意義。本文首先分析和對比DSP電源設(shè)計方案，選擇合適的設(shè)計方案并詳細(xì)介紹；然后設(shè)計存儲器擴(kuò)展電路，并給出其存儲范圍；通過對比時鐘電路的各種實現(xiàn)方案，擇優(yōu)選擇適合于該系統(tǒng)的時鐘電路并詳細(xì)介紹；最后給出復(fù)位電路的設(shè)計方法和提高硬件抗干擾能力的措施。

1 系統(tǒng)電源設(shè)計
    TI公司的DSP系列一般都有獨立的內(nèi)核和I／O電源。因為在DSP在系統(tǒng)中要承擔(dān)大量的數(shù)據(jù)計算，在CPU內(nèi)部，部件的高頻率的轉(zhuǎn)換會使系統(tǒng)功耗大大增加。所以采用雙電源的供電方式，F(xiàn)28335一路為I／O提供3．3 V電壓，另一路為CPU內(nèi)核提供1．8 V或1．9 V電壓，這樣可大大降低系統(tǒng)的功耗。
    電源設(shè)計方案一：兩路電源獨立沒計，其優(yōu)點是調(diào)試方便且互不干擾，缺點是不能適合某些對上電次序有要求的DSP，成本較高。
    電源設(shè)計方案二：采用TI公司的雙路低壓差電壓調(diào)整器。TPS767D3xx系列電壓調(diào)整器是TI公司為DSP開發(fā)的電源管理芯片，通過簡單的設(shè)計，可以適合某些系列DSP內(nèi)核與I／O電壓的上電順序問題。
    本設(shè)計采用方案二，利用TI公司的雙路低壓差電壓調(diào)整器TPS767D301。它的特點是：帶有可獨立供電的雙路輸出，一路固定輸出為3．3 V，另一路可以在1．5～5．5 V調(diào)整，每路輸出電流范圍為0～1 A；電壓差大小與輸出電流成正比，且在最大輸出電流為1 A時，最大電壓差僅為350 mA；超低的靜態(tài)電流85μA，器件無狀態(tài)時，靜態(tài)電流僅為1μA。
    TMS320F28335對內(nèi)核和I／O的上電順序沒有要求，可以同時上電，使得電源電路大大簡化。具體電路如圖1所示。

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    TPS767D301的輸出端1OUT的電壓由式(1)確定：
    Vo=Vref(1+R1／R2)      (1)
    式中：Vref=1．183 4 V為電壓調(diào)整器的內(nèi)部參考電壓；R1和R2的取值應(yīng)保證驅(qū)動電流近似為50μA。如果電阻過小，會使電流過大，消耗電力；如果電阻過大，F(xiàn)B引腳會出現(xiàn)電流脈沖尖峰，會使輸出電壓波動。典型電壓輸出時，R1和R2的取值如表1所示。

    為了提高輸出電壓的穩(wěn)定性，模擬電源與數(shù)字電源之間通過鐵氧體磁珠和電容進(jìn)行濾波，鐵氧體磁珠具有可以忽略的寄生電容，電氣特性和一般的電感相似，這樣可以減少來自模擬電源或其他并聯(lián)電路所產(chǎn)生的噪聲生干擾。

2 系統(tǒng)RAM擴(kuò)展
    在TMS320F28335的片上已經(jīng)集成了34 K×16 b的RAM，且內(nèi)部RAM的訪問速度可達(dá)150 MIPS，通常用于放置系統(tǒng)對運算速度要求較高的程序。F28335的片上還集成了256 K×16 b的FLASH，但由于FLASH燒寫次數(shù)有限，而且燒寫速度慢，操作麻煩。使用外擴(kuò)RAM后，仿真時程序可以放入外擴(kuò)RAM中運行，程序長度不受限制，這樣程序的設(shè)計和調(diào)試就非常方便。在調(diào)試完成后通過修改．cmd文件等方法將程序燒進(jìn)FLASH中運行。同時，外擴(kuò)RAM還可以開放給其他任務(wù)。外擴(kuò)RAM選用ISSI公司的IS61LV25616，存儲容量為256 K×16 b，3．3 V的供電電壓。使用區(qū)間6作為外擴(kuò)存儲區(qū)間，存儲地址范圍為0x100000～0x13FFFF。由于IS61LV25616的訪問速度有8 ns，10 ns，12 ns，15 ns可選擇，而當(dāng)CPU運行在150 MHz時，地址和數(shù)據(jù)的最小有效時間為3個時鐘周期，即20 ns，所以不用考慮時序問題。存儲器的地址線和數(shù)據(jù)線分別對應(yīng)DSP的地址線和數(shù)據(jù)線，片選端CS和DSP的GPIO28連接，存儲器的讀／寫端口分和DSP的讀／寫端口連接，具體電路圖如2所示。

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3 時鐘電路設(shè)計
    TI的DSP時鐘電路分為三類：晶體電路、晶振電路和可編程時鐘電路。其中時鐘電路如圖3所示。

    其特點是：結(jié)構(gòu)簡單，但頻率范圍較小，一般為20 kHz～60 MHz，驅(qū)動能力較弱。晶振電路利用外部獨立的時鐘源給系統(tǒng)提供時鐘。其特點是：頻率范圍較大，一般為1 Hz～400MHz，驅(qū)動能力強(qiáng)，可為具有相同時鐘的多DSP系統(tǒng)使用。可編程時鐘電路可以為外設(shè)提供不同的時鐘，適用于不同時鐘源的系統(tǒng)使用，頻帶寬度可達(dá) 200 MHz。F28335的外部時鐘可以有兩種輸入方法，如圖4～圖5所示。

    該設(shè)計使用1．9 V的外部時鐘源晶振電路，如圖6所示。其中，100Ω電阻用來衰減外部雜波的干擾，提高時鐘波形的質(zhì)量，SN74LVC1G14是單路施密特反向觸發(fā)器。

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4 復(fù)位電路設(shè)計
    復(fù)位電路是在系統(tǒng)上電或程序跑飛時對系統(tǒng)自動或手動的初始化。該設(shè)計采用TI公司推出的三端監(jiān)控芯片TPS3307系列來實現(xiàn)系統(tǒng)初始化和電源監(jiān)控功能。TMS320F28335采用1．8 V或1．9 V內(nèi)核電壓，3．3 V I／O電壓。利用TPS3307-18來實現(xiàn)對系統(tǒng)的自動和手動復(fù)位。SEN SE1，SENSE2和SENSE3管腳分別對3．3V I／O電壓、1．8 V內(nèi)核電壓和3．3 V模擬電壓監(jiān)控。手動復(fù)位引腳接至復(fù)位鍵，當(dāng)按下時變?yōu)榈陀行В瑢崿F(xiàn)手動復(fù)位的功能。具體電路如圖7所示。在上電期間，當(dāng)電源電壓高于1．1 V時，開始有效，然后開始監(jiān)控SESEN輸入管腳的電壓。當(dāng)SENSE1，SENSE2和SENSE3分別低于門限電壓2．93 V，1．68 V和2．5 V時，TPS3307-18的向F28335發(fā)出低電平復(fù)位信號，實現(xiàn)自動復(fù)位的功能。

5 結(jié)語
    基于DSP開發(fā)系統(tǒng)的PCB設(shè)計對最終系統(tǒng)的性能有著重要的影響。特別是對于DSP，管腳多且管腳間的間距小，導(dǎo)致布線時線間距受到限制，容易受到干擾。為了有效抑制干擾，在布局時輸入時鐘應(yīng)盡可能靠近DSP，使其輸入線路盡可能短，并使晶振外殼接地；為了減小芯片上的電源電壓瞬時過沖，在電源的輸入端使用去耦電容；電源是系統(tǒng)的主要干擾源，使用旁路電容及去耦電容來盡量減小電源對系統(tǒng)的影響。在設(shè)計中，可以利用0．1μF的電容來避免內(nèi)在的振動和高頻噪聲，利用10～100μF的旁路電容減小電壓輸出的脈動?；谝陨峡紤]，DSP開發(fā)系統(tǒng)才能夠穩(wěn)定可靠地運行。