KAI-02150的CCD模擬前端采集電路設(shè)計

摘要 針對Kodak公司生產(chǎn)的CCD圖像傳感器KAI-02150，設(shè)計了雙通道模擬前端采集電路。給出了電路的結(jié)構(gòu)組成，根據(jù)KAI-02150的驅(qū)動和輸出參數(shù)要求設(shè)計了各個模塊的具體電路。通過SPI接口對AD9920A的寄存器進(jìn)行配置，可以滿足多種工作模式切換的需要。與傳統(tǒng)的CCD模擬前端采集方案相比，文中的設(shè)計更加靈活簡單、穩(wěn)定可靠。測試表明，設(shè)計的輸出驅(qū)動時鐘滿足KAI-02150的輸入要求，可以驅(qū)動CCD輸出模擬信號，并完成相關(guān)雙采樣和A／D轉(zhuǎn)換得到數(shù)字視頻信號。
關(guān)鍵詞 KAI-02150；CCD；模擬前端采集；AD9920A

    KAI-02150圖像傳感器是Kodak公司設(shè)計生產(chǎn)的全高清行間轉(zhuǎn)移CCD(Charge-coupled Device)，有效圖像分辨率為1 920×1 080，支持四通道輸出，圖像最高輸出幀率可達(dá)64fip·s-1，主要用于工業(yè)圖像、醫(yī)療圖像、安防監(jiān)控等領(lǐng)域。
    CCD的模擬前端采集電路設(shè)計主要用于對CCD提供水平和垂直驅(qū)動時鐘信號，放大調(diào)理CCD輸出的模擬信號，對CCD輸出模擬信號進(jìn)行模數(shù)轉(zhuǎn)換，提供必要的幀和行的同步信號來進(jìn)行數(shù)字視頻信號的輸出。所以CCD模擬前端采集電路的設(shè)計對于整個數(shù)字?jǐn)z像機的最后成像質(zhì)量起著重要的作用。一般如SONY公司針對所生產(chǎn)的CCD都提供了相應(yīng)的前端采集電路的參考設(shè)計方案，但Kodak公司沒有在技術(shù)文檔中提供相關(guān)信息。文中針對KAI-02150的參數(shù)特點設(shè)計了雙通道模擬前端采集電路，性能穩(wěn)定可靠，模式設(shè)置方便靈活，減輕了軟件設(shè)計的負(fù)擔(dān)。

1 KAI-02150圖像傳感器芯片簡介
    Kodak公司生產(chǎn)的KAI-02150是一款1080p的2／3”大小的逐行掃描行間轉(zhuǎn)移CCD傳感器，其主要特征有：噪聲低、動態(tài)范圍寬、成像性能出色、信號讀出結(jié)構(gòu)靈活，支持1、2或者4通道信號同時采集，全分辨率圖像最高采集速度可達(dá)64 fip·s-1。KAI-02150在水平時鐘頻率達(dá)到40 MHz時，其雙通道輸出幀率可以達(dá)到33 fip·s-1，完全滿足普通安防監(jiān)控的需要。

2 雙通道模擬前端采集電路的設(shè)計
2．1 模擬前端采集電路總體設(shè)計思路
    KAI-02150在進(jìn)行光電轉(zhuǎn)換的同時需要外部對其提供水平和垂直時鐘等驅(qū)動信號，使得每個像素的模擬電壓值進(jìn)行串行輸出。CCD信號采集處理芯片AD9920A可以在提供必要的水平和垂直時鐘時序信號的同時對CCD模擬輸出信號進(jìn)行模數(shù)轉(zhuǎn)換，并輸出相應(yīng)的視頻同步信號。由于KAI-02150的驅(qū)動信號電平要求與AD9920A時序信號輸出電平不相符，需設(shè)計時鐘驅(qū)動電路對水平、垂直驅(qū)動與電子快門等信號進(jìn)行電平的轉(zhuǎn)換，同時起到隔離、緩沖、提高帶負(fù)載能力等功能。在整個采集過程中，需要對AD9920A進(jìn)行初始化和對采集到的雙通道視頻信號進(jìn)行幀圖像的合成和預(yù)處理，文中使用FPGA精確控制AD9920A的初始化和視頻采集傳輸過程。

    文中采用的模擬前端采集電路主要由CCD傳感器、時序控制采集電路、時鐘驅(qū)動電路組成，組成結(jié)構(gòu)如圖1所示。FPGA對模擬前端采集電路進(jìn)行初始化并對采集到的視頻進(jìn)行預(yù)處理。[!--empirenews.page--]
2．2 時序控制采集電路的設(shè)計
    傳統(tǒng)CCD時序控制采集電路主要由CPLD和相關(guān)雙采樣A／D芯片組成，垂直時鐘由CPLD提供，而水平時鐘和電荷復(fù)位時鐘則由A／D芯片提供。為滿足多種工作模式的切換，必須預(yù)存多種驅(qū)動時鐘的輸出樣式，這樣需要在CPLD中編寫多種垂直時鐘時序樣式，大大增加了代碼開發(fā)的工作量。此外傳統(tǒng)方案外圍電路復(fù)雜，驅(qū)動時鐘信號源需要CPLD和A／D同時提供，在集成度、靈活性和穩(wěn)定性上都有所欠缺。
    文中采用兩片Analog Device公司生產(chǎn)的AD9920A來進(jìn)行精確的CCD時鐘信號時序的輸出和對CCD信號的進(jìn)行A／D轉(zhuǎn)換。AD9920A主要特點如下：12位40．5 MHz模數(shù)轉(zhuǎn)換器；內(nèi)置相關(guān)雙采樣控制電路；集成精確時序控制器；支持24路可編程垂直時鐘信號輸出。由于所有驅(qū)動時鐘和復(fù)位信號均由AD9920A提供，與傳統(tǒng)方案相比，文中采用的方案可以通過SPI接口配置AD9920A自身寄存器，預(yù)存多種時鐘驅(qū)動樣式，更加靈活方便地進(jìn)行配置出多種攝像機工作模式，并且具有更高的穩(wěn)定可靠性。
    方案中所采用的兩片AD9920A中一片工作在Master模式，用來提供CCD所需的水平垂直時鐘、電荷復(fù)位信號和電子快門信號，并對通道A的CCD信號進(jìn)行采集。另外一片工作在Slave模式，對通道B進(jìn)行信號采集。工作在Master模式的AD9920A產(chǎn)生的HD和VD同步信號輸入到Slave模式的AD9920A，以便同步CCD數(shù)字信號輸出，在FPGA中雙通道采集的圖像可以得到還原。
2．3 時鐘驅(qū)動電路的設(shè)計
    KAI-02150的時鐘驅(qū)動信號高低電平要求各不相同，前級AD9920A所提供的TTL時鐘信號必須通過時鐘驅(qū)動電路來進(jìn)行電壓轉(zhuǎn)換，以符合CCD驅(qū)動電平的要求。
    時鐘驅(qū)動電路主要作用是為時鐘信號提供直流偏置與增大時鐘驅(qū)動能力。文中采用DC12V電壓供電，由雙通道DC／DC轉(zhuǎn)換器LT3471得到16 V和-10 V電壓，后經(jīng)LDO穩(wěn)壓芯片LT1964和LT1761得到CCD垂直時鐘所需的-9 V和12 V直流偏置電壓。而水平時鐘信號、復(fù)位信號和電子快門的直流偏置電壓則主要由兩片雙極性D／A轉(zhuǎn)換器AD5734R產(chǎn)生，后經(jīng)LT1010電源緩沖器來提高電流輸出能力。
    前級Master模式的AD9920A輸出的水平時鐘信號與復(fù)位信號經(jīng)74LCX541 8路三態(tài)CMOS緩沖器輸入。為避免信號產(chǎn)生過多失真，在PCB布線時HL、H1、H2和RG走線的電感應(yīng)非常低。為使互感最小，互補信號H1和H2的布線應(yīng)盡可能對稱并靠近。H5和H6信號也應(yīng)如此。CCD對HL和H1至H6有很大的瞬變電流要求，因此使用較寬的PCB走線。
    垂直時鐘信號經(jīng)IXDD604高速MOSFET驅(qū)動器輸入到CCD，垂直時鐘信號VIB有高中低3個電平狀態(tài)。文中使用AD9920A輸出的兩個垂直時鐘信號經(jīng)過兩片IXDD604來產(chǎn)生所需要的V1B時鐘。如圖2所示，當(dāng)V1B_H為低時，U22的VCC為0 V，V1B可以根據(jù)V1B_ML輸出中低電平。當(dāng)V1B_H為高時，U22的VCC為12 V，保持V1B_ML為高使得V1B輸出12V。

    電子快門信號的直流偏置電壓由AD5734R和LT1761提供，VSUB信號由AD9920A的GPO經(jīng)過三極管推挽放大電路后產(chǎn)生。
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3 AD9920A的寄存器相關(guān)設(shè)置
3．1 相關(guān)雙采樣控制與水平時鐘時序設(shè)置
    CCD理想的模擬信號輸出波形如圖3所示。圖3(a)中，在時刻1，電荷復(fù)位信號RG清除輸出電荷存儲器中的電荷，在時刻2，輸出電壓為CCD復(fù)位噪聲電平RSL，在時刻3，輸出電荷存儲器中的電荷轉(zhuǎn)化為電壓輸出，輸出電壓為感光信號電平、復(fù)位噪聲電平與暗參考電平的和SGL。使用相關(guān)雙采樣技術(shù)來對SGL與RSL的差值△V進(jìn)行采樣，得到感光信號電壓值，并消除了復(fù)位噪聲電平的影響。同時對暗參考電平進(jìn)行采樣，△V減去暗參考電平得到感光信號電平。

    AD9920A中內(nèi)置相關(guān)雙采樣電路，主要由寄存器SHPLOC和SHDLOC來控制RSL和SGL的采樣時刻。SHP、SHD是通過將主時鐘周期分為64個邊沿時刻，相對于寄存器值被映射到4個象限中，每個象限包含了16個邊沿時刻。而數(shù)據(jù)輸出DATACLK相位可以通過DOUTPHASE寄存器進(jìn)行編程，可以設(shè)置從0～63的任何時刻。通過配置0x38地址的寄存器來設(shè)置SHPLOC和SHDLOC的值，從而對應(yīng)了RSL和SGL在一個像素周期中的采集時刻。為使切換噪聲最小，應(yīng)將DOUTPHASE寄存器設(shè)置為與SHP采樣位置相同的邊沿，或者設(shè)置為SHP采樣位置之后最多11個邊沿時刻，不應(yīng)處于SHD采樣位置與SHD位置之后的11個邊沿之間。
    在每個CCD感光器件的周圍都有一些不感光的區(qū)間，這些就是暗像素區(qū)。通過AD9920A寄存器設(shè)置，將CLPOB使能在這些區(qū)間。當(dāng)CLPOB使能后，AD9920A內(nèi)部的電路就會自動計算出這些暗參考電平的平均值。最終AD9920A輸出的數(shù)據(jù)是減掉暗參考電平后的有效值。暗像素參考電平采樣位置取決于CCD，對于KAI-02150，取行首的前20個暗像素來計算暗參考電平。
3．2 水平垂直時鐘時序設(shè)置
    CCD水平時鐘時序的設(shè)置主要是對Master模式的AD9920A的寄存器0x30～0x34進(jìn)行配置，從而確定H1、H2、HL、RG在一個像素周期內(nèi)上升沿和下降沿的位置。進(jìn)一步設(shè)置寄存器0x36和0x37來配置AD9920A的水平時鐘輸出的驅(qū)動電流強度。
    AD9920A的垂直時鐘時序設(shè)置比較靈活，通過預(yù)設(shè)多組V-Pattern、V-Sequence、Field寄存器可以組合出多種工作模式。在攝像機工作時，只需修改Mode寄存器就可以在多種工作模式間進(jìn)行切換。根據(jù)KAI-02150的Datasheet提供的垂直時鐘時序圖所示，CCD最后一行像素輸出所需垂直時鐘和其他行不同。所以對工作在Master模式的AD9920A設(shè)置了2組V-Pattern寄存器、2組V-Sequence寄存器，并根據(jù)需要設(shè)置了3組Field寄存器，來獲得3種工作模式。
3．3 電子快門設(shè)置
    文中采用AD9920A的GPO04作為CCD的電子快門信號。AD9920A的GPO04既可以作為普通I／O口使用，又可以和片內(nèi)XSUBCK信號相連而作為XSUBCK輸出。通過配置0x8E、0x8F、0x90寄存器的值，來控制電子曝光時間的長短。

4 實驗測試結(jié)果
    通過后級FPGA按照AD9920A的Datasheet上提供的上電順序進(jìn)行寄存器配置，AD9920A就可以輸出采集到的BAYER陣列格式的數(shù)字視頻信號。經(jīng)過一系列的調(diào)試后，保證CCD水平垂直驅(qū)動時鐘信號、電荷復(fù)位信號、電子快門信號均符合KAI-02150的參數(shù)需求，獲得數(shù)字高清圖像。示波器采集到的主要信號波形如圖5所示，其中，圖4(a)是水平驅(qū)動時鐘，上方是H1Sa，下方是H2Sa；圖4(b)是垂直驅(qū)動時鐘，上方是V1B，下方是V3B；圖4(c)是CCD輸出的模擬信號與RG復(fù)位信號，上方是Video_A，下方是RG_a；最終通過后級DSP處理模塊網(wǎng)絡(luò)輸出到上位機的圖像如圖5所示。

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5 結(jié)束語
    文中針對Kodak公司的KAI-02150設(shè)計了完整的CCD雙通道模擬前端采集電路。相對于傳統(tǒng)的CPLD與CDS&A／D轉(zhuǎn)換器的設(shè)計方案相比，采用兩片AD9920A的設(shè)計方案更加靈活可靠，可以滿足更多工作模式切換的需要。通過FPGA對一主一從兩片AD9920A進(jìn)行寄存器配置，經(jīng)過時鐘驅(qū)動電路的調(diào)理，輸出滿足KAI-02150時序要求的驅(qū)動信號，驅(qū)動KAI-02150輸出模擬視頻信號。最后通過AD9920A的相關(guān)雙采樣、可變增益和模數(shù)轉(zhuǎn)換輸出數(shù)字視頻信號。經(jīng)過上位機處理得到圖像，驗證了整個硬件設(shè)計方案和AD9920A寄存器配置的正確性。