2.2 模塊詳細設(shè)計
2.2.1 內(nèi)插濾波器設(shè)計
內(nèi)插濾波器是完成算法的核心，它根據(jù)內(nèi)插參數(shù)實時計算最佳判決點的內(nèi)插值，即：
式中：mk 為內(nèi)插濾波器基點索引，決定輸入序列中哪些采樣點參與運算，它由插值時刻kTi 確定;μk 為誤差間隔，決定了內(nèi)插濾波器的沖激響應系數(shù)[1].kTi 和μk 的信息由內(nèi)部控制器反饋回來。
本設(shè)計的內(nèi)插濾波器采用基于4 點分段拋物線多項式的Farrow結(jié)構(gòu)實現(xiàn)。將式(1)變換為拉格朗日多項式，即令：
根據(jù)式(2)和(3)，內(nèi)插濾波器程序?qū)崿F(xiàn)結(jié)構(gòu)如圖4所示。
從圖4可以看到，該結(jié)構(gòu)由1個移位器、5個觸發(fā)器、8個相加器、2個乘法器組成，比直接型FIR節(jié)省10個乘法器、4個相加器的資源。其中，除以2的運算采用數(shù)據(jù)移位實現(xiàn)，避免使用除法器。輸入的8位數(shù)據(jù)x,計算后得到10位的內(nèi)插值y 輸出。由于內(nèi)部所有寄存器經(jīng)計算后，均采用最小位數(shù)，有效地減少了Logic Elements資源的占用。
2.2.2 定時誤差檢測設(shè)計
定時誤差檢測程序采用獨立于載波相位偏差的GA-TED算法。該算法每個符號周期只需要兩個插值，每個碼元周期輸出一個誤差信號μτ (n) ,即：
其中，y(n) 表示第n 個碼元選通時刻的內(nèi)插值，前后兩個內(nèi)插值的插值代表誤差方向;y(n - 1 2) 表示第 n 個和第n - 1 個碼元的中間時刻內(nèi)插值，代表誤差大小。
FPGA實現(xiàn)時，為避免乘法運算，采用y(n) 和y(n - 1)的符號來代替實際值[8],即采用式(5)計算誤差信息：
根據(jù)式(5)進行程序設(shè)計，誤差的正負方向判斷采用case 語句，當y(n) 和y(n - 1) 的符號位分別為“0”和“1”時，y(n - 1 2)的符號位不變;當符號位分別為“1”和“0”時，y(n - 1 2) 的符號位取反;當符號位為“0”“0”或“1”“1”時，令輸出的μτ (n) = 0.TED程序在1 Ti 的時鐘控制下進行運算，最終得到29位誤差數(shù)據(jù)，并以1 T 的速率即碼元速率輸出至環(huán)路濾波器電路。
2.2.3 環(huán)路濾波器設(shè)計
本文對Gardner算法中的環(huán)路濾波器進行了改進，根據(jù)通用位同步器的要求，采用二階數(shù)字濾波器，并且開放濾波器參數(shù)(C1,C2 ) 和使能(c_en)端口，當碼元速率變化時，通過外部控制器來改變參數(shù)，實現(xiàn)濾波器的通用性。濾波器結(jié)構(gòu)如圖5所示。
從圖5可以看到，濾波器的輸出為：
式中：Ko Kd 為環(huán)路增益;ζ 為阻尼系數(shù)，取ζ =0.707;T 為采樣時間間隔，即相位調(diào)整間隔;ωn 為無阻尼振蕩頻率。
為減少資源占用，環(huán)路濾波器中的乘法運算均采用移位方式實現(xiàn)，處理后的誤差信息送給內(nèi)部控制器。
2.2.4 內(nèi)部控制器設(shè)計
內(nèi)部控制器根據(jù)定時誤差信息，調(diào)整插值頻率1 Ti和誤差間隔μk ,并輸出位同步脈沖BS,它包含NCO(Numerically Controlled Oscillator)和誤差間隔計算兩部分。該程序提供接口(頻率字fw 和使能端fw_en)，外部控制器可以通過該接口輸入?yún)?shù)。
本設(shè)計中NCO 采用與文獻[10]類似的DDS(DirectDigital Synthesis)結(jié)構(gòu)，其頻率控制字Fw 可由外部控制器設(shè)置，其結(jié)構(gòu)如圖6所示。
圖6中，M 為頻率控制字位數(shù)，N 為相位累加器和相位寄存器的位數(shù)。這里取M = N = 23,采用遞減型的NCO,歸一化后相位累加器的累加值為：
式中：Fw 為頻率控制字;W (mk ) 為環(huán)路濾波器輸出的誤差信號，二者由環(huán)路濾波器提供，決定了NCO的溢出周期。其中，當：
NCO 溢出信號即為提取出的位同步信號的2 倍頻(2BS)，經(jīng)2分頻后可以得到位同步脈沖(BS)輸出，2BS同時作為內(nèi)插濾波器和誤差間隔計算的使能信號。
誤差間隔μk 在NCO 溢出后的下一個Ts 時刻進行計算，環(huán)路鎖定時：
將其截斷為8位數(shù)據(jù)送給內(nèi)插濾波器。
本設(shè)計同時對代碼進行了優(yōu)化，數(shù)據(jù)有效位的截取、內(nèi)插濾波器的結(jié)構(gòu)優(yōu)化、乘法采用移位計算代替等措施，有效地節(jié)省了硬件資源，優(yōu)化前和優(yōu)化后的資源占用情況對比見表1.
3 仿真和分析
3.1 Matlab仿真
本文采用Matlab對算法進行理論仿真，輸入采樣值x(m) 為[-1,1]之間的隨機碼，采樣頻率上限為20 MHz,令碼元速率分別為2 Kb/s,600 Kb/s,10 Mb/s,環(huán)路濾波器、內(nèi)部控制器參數(shù)隨碼元速率變化。取內(nèi)插濾波器的插值輸出y(kTi) 做散射圖分析，驗證對不同速率的基帶信號，內(nèi)插值是否接近最佳判決值，如圖7所示。
從圖7可以看出，在基帶速率和采樣率滿足奈奎斯特定理的條件下，該仿真輸出的內(nèi)插值均集中在理想值-1和1周圍，雖然有一定的模糊，且頻率越高，模糊程度越大，但碼元判決閾值在0值點，所以判決值無需嚴格為±1,該圖表明對于較寬速率范圍內(nèi)的基帶信號，輸出的插值均能夠較好地用于碼元判決，即算法正確。
3.2 FPGA仿真
在Quartus下對本設(shè)計進行仿真。基帶信號采用M 序列，由FPGA生成，令基帶碼速率分別為2 Kb/s,600 Kb/s,1 Mb/s,同時分頻器、NCO 及環(huán)路濾波器參數(shù)也做相應設(shè)置，仿真結(jié)果如圖8所示。
在圖8中，x為基帶碼元序列，y為內(nèi)插值輸出，clk_t為基帶碼元時鐘，clk_bs為提取出的位同步信號。從圖中可以看到，clk_bs經(jīng)過定時環(huán)路調(diào)整，其上升沿逐漸向clk_t的下降沿(即最佳判決點)靠近，且隨著基帶碼元速率的變化，clk_bs也會隨之變化，但其中心頻率與clk_t相同，相位與最佳判決點相差不超過半個碼元周期，可以進行碼元判決，這表明本設(shè)計對2 Kb/s~1 Mb/s內(nèi)的基帶信號，均可實現(xiàn)位同步。
4 結(jié)語
本文提出了一種基于FPGA的通用位同步器的設(shè)計方案。該設(shè)計方案中的同步器在傳統(tǒng)Gardner算法的基礎(chǔ)上進行了改進，其中，內(nèi)插濾波器采用Farrow結(jié)構(gòu)，定時誤差檢測采用GA-TED算法，環(huán)路濾波器和內(nèi)部控制器參數(shù)可由外部控制器設(shè)置，因而實現(xiàn)了較寬速率范圍內(nèi)基帶碼元的位同步。仿真結(jié)果表明，該方案占用FPGA資源較少，并且在實際應用中具有可靠有效性。
下載文檔
