基于FPGA的多普勒測振計(jì)信號采集與處理系統(tǒng)設(shè)計(jì)方案

0 引言

傳統(tǒng)的淺海地形測量以船只為平臺，采用聲納技術(shù)進(jìn)行，這種測量方法對于一些船只難以駛?cè)氲膮^(qū)域便形成了測量盲區(qū)，而機(jī)載平臺與光聲淺海測量技術(shù)的結(jié)合克服了這一缺點(diǎn)，大大提高了測量區(qū)域的范圍。基于激光多普勒測振技術(shù)的聲光耦合系統(tǒng)是光聲淺海地形遙感系統(tǒng)的重要組成部分，包括激光多普勒測振系統(tǒng)、水面反射光自適應(yīng)跟蹤系統(tǒng)以及可調(diào)水平平臺三個部分。激光多普勒測振系統(tǒng)能夠應(yīng)用多普勒效應(yīng)，利用激光的高相干性測量光聲淺海地形遙感系統(tǒng)中水表面的振動速度，進(jìn)而獲得水中的聲信息。該聲信息的采集和進(jìn)一步處理正是通過基于FPGA 的信號采集與處理系統(tǒng)實(shí)現(xiàn)的。

針對遙感系統(tǒng)的工作環(huán)境特點(diǎn)、待處理信號的頻譜特征以及系統(tǒng)信噪比等要求，綜合比較多種信號采集系統(tǒng)方案的優(yōu)缺點(diǎn)，本文提出了一種基于FPGA的激光多普勒測振計(jì)信號采集與處理系統(tǒng)的設(shè)計(jì)方案，該方案可以實(shí)現(xiàn)光聲淺海地形遙感探測中的水聲信號的實(shí)時采集與處理。

1 系統(tǒng)總體結(jié)構(gòu)

激光多普勒測振計(jì)信號采集與處理系統(tǒng)要求既要具有高速實(shí)時的采集和處理能力，也要具有豐富的外部接口，同時，考慮到系統(tǒng)穩(wěn)定性和靈活性的要求，采用核心板和底層板結(jié)合的硬件結(jié)構(gòu)。系統(tǒng)原理框圖如圖1所示，F(xiàn)PGA 芯片采用Atera 公司的Cyclone Ⅱ 系列EP2C5Q208C8N,它采用90 nm 工藝，具有4 608個邏輯單元。此外，系統(tǒng)還包括信號調(diào)理模塊、A/D轉(zhuǎn)換電路模塊、D/A 轉(zhuǎn)換電路模塊和外部接口單元等部分組成。

系統(tǒng)采用±15 V 電源供電，選用多塊電壓轉(zhuǎn)換芯片，提供5 V,1.8 V,3.3 V和1.2 V電壓。

2 信號采集和處理系統(tǒng)設(shè)計(jì)

2.1 硬件電路設(shè)計(jì)

激光多普勒測振計(jì)信號采集與處理系統(tǒng)采用核心板和底層板結(jié)合的硬件結(jié)構(gòu)，核心板主要包括FPGA芯片、串行配置芯片(EPCS)、聯(lián)合測試調(diào)試接口(JTAG)，其通過108個引腳插針與底層板插座一一對應(yīng)連接。

底層板電路主要包括電源轉(zhuǎn)換電路、信號調(diào)理電路、A/D轉(zhuǎn)換電路、D/A轉(zhuǎn)換電路和串行通信轉(zhuǎn)換電路。

電源轉(zhuǎn)換電路通過7805 穩(wěn)壓芯片、AMS1117 穩(wěn)壓芯片和LM1085穩(wěn)壓芯片實(shí)現(xiàn)電源電壓的轉(zhuǎn)換，為系統(tǒng)提供5 V,1.8 V,3.3 V 和1.2 V 電壓。信號調(diào)理電路模塊包括兩路差分放大電路，每路差分放大電路由一片高性能的全差分音頻運(yùn)算放大器芯片OPA1632 構(gòu)成。A/D 轉(zhuǎn)換電路模塊是在四通道16 位求和型模數(shù)轉(zhuǎn)換芯片ADS1174、穩(wěn)壓芯片REF1004 以及集成運(yùn)放芯片OPA350的基礎(chǔ)上實(shí)現(xiàn)的，高速狀態(tài)下，ADS1174芯片速度可以達(dá)到52 KSPS,并支持多通道并行處理。采用DAC8551 和REF02 穩(wěn)壓芯片實(shí)現(xiàn)D/A 轉(zhuǎn)換，DAC8551是一款16 位電壓輸出模數(shù)轉(zhuǎn)換芯片，REF02 穩(wěn)壓芯片為DA芯片提供2.5 V的參考電壓。由于RS 232在通信領(lǐng)域的廣泛應(yīng)用，本文設(shè)計(jì)系統(tǒng)采用RS 232 串行方式進(jìn)行通信，考慮到激光多普勒測振計(jì)信號采集與處理系統(tǒng)中FPGA 接口電路是TTL 電平，所以需要經(jīng)過MAX3232芯片實(shí)現(xiàn)與RS 232標(biāo)準(zhǔn)電平的轉(zhuǎn)換。硬件電路板如圖2所示。

2.2 FPGA邏輯設(shè)計(jì)

在FPGA邏輯設(shè)計(jì)中，采用Altera公司的Quartus Ⅱ綜合開發(fā)環(huán)境對FPGA進(jìn)行設(shè)計(jì)、仿真和調(diào)試，實(shí)現(xiàn)信號的采集和處理功能，F(xiàn)PGA邏輯設(shè)計(jì)工作流程圖如圖3所示。

在工作過程中，F(xiàn)PGA首先檢測是否接收到數(shù)據(jù)采集完畢的使能信號，如果沒有接收到就一直進(jìn)行檢測，如果收到就讀取16 位數(shù)據(jù)并緩存。當(dāng)FIFO 接近全滿狀態(tài)時啟動數(shù)據(jù)處理邏輯，數(shù)據(jù)處理邏輯通過一系列乘加運(yùn)算結(jié)合流水線的設(shè)計(jì)方法實(shí)現(xiàn)，并將運(yùn)算結(jié)果適當(dāng)截位輸出給雙口RAM.雙口RAM 擁有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線，當(dāng)檢測到有數(shù)據(jù)輸入時，讀地址開始加1,否則讀地址保持不變。上位機(jī)準(zhǔn)備就緒，即雙口RAM 數(shù)據(jù)準(zhǔn)備輸出時，雙口RAM 寫地址開始加1,通過串行接口將數(shù)據(jù)輸出。在輸出模擬信號時，只有當(dāng)DAC8551芯片輸入寄存器接收到24位數(shù)據(jù)，同時同步信號為低電平時，才能啟動D/A轉(zhuǎn)換邏輯。

下面將介紹幾個典型數(shù)字邏輯模塊的關(guān)鍵設(shè)計(jì)點(diǎn)。

(1)時鐘模塊

本設(shè)計(jì)中外部晶振提供給FPGA的時鐘為50 MHz,時鐘模塊的功能就是根據(jù)設(shè)計(jì)要求，利用鎖相環(huán)以及使能時鐘的設(shè)計(jì)方法為各個模塊提供所需的時鐘信號。通過鎖相環(huán)配置工具將50 MHz的系統(tǒng)時鐘進(jìn)行1/2分頻，從而產(chǎn)生頻率為25 MHz并滿足時序約束的主時鐘。使能時鐘設(shè)計(jì)，即不增加新的時鐘，而只是利用原有主時鐘，讓分頻信號作為使能信號來使用，通過該設(shè)計(jì)對主時鐘進(jìn)行1/16分頻，為信號處理模塊提供工作時鐘。

(2)A/D邏輯模塊

A/D 邏輯模塊的任務(wù)是根據(jù)ADS1174 的轉(zhuǎn)換時序圖，在芯片的引腳發(fā)出或接收相應(yīng)的信號，使得ADS1174完成啟動、配置和數(shù)據(jù)讀取操作。其控制操作如下：首先配置ADS1174 的相關(guān)參數(shù)，包括運(yùn)行模式、接口類型等，然后通過查詢ADS1174的DRDY信號來判定數(shù)據(jù)轉(zhuǎn)換是否完成，開始讀取數(shù)據(jù)，最后將讀得數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，同時完成數(shù)據(jù)的緩存。A/D邏輯模塊每完成一次信號采樣，則等待下一次觸發(fā)脈沖的到來。

(3)數(shù)據(jù)處理模塊

數(shù)據(jù)處理模塊的功能是提取出多普勒測振計(jì)信號中的頻移信號，本設(shè)計(jì)采用如圖4 所示的信號處理算法，通過微分和乘加運(yùn)算，同時結(jié)合流水線的設(shè)計(jì)方法來實(shí)現(xiàn)。微分運(yùn)算的處理是將前一個數(shù)據(jù)延遲一個單位時間，用當(dāng)前的數(shù)據(jù)減去前一個數(shù)據(jù)得到的。通過宏模塊構(gòu)建16 b × 16 b有符號乘法器來實(shí)現(xiàn)乘法運(yùn)算，同時為了避免溢出，對乘法運(yùn)算結(jié)果適當(dāng)截位。相關(guān)除法器操作則與乘法器類似。

(4)雙口RAM模塊

本文設(shè)計(jì)中雙口RAM 用于存儲經(jīng)過處理的數(shù)據(jù)，一方面通過RS 232 接口提供給上位機(jī)操作，另一方面通過DAC8551轉(zhuǎn)換成模擬信號。雙口RAM擁有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個獨(dú)立的系統(tǒng)或設(shè)備同時對其進(jìn)行隨機(jī)性訪問。該雙口RAM 模塊是通過調(diào)用Quartus Ⅱ自帶的參數(shù)化模型庫實(shí)現(xiàn)的，容量為4 KB.

(5)數(shù)據(jù)通信模塊

RS 232采用的是異步通信協(xié)議，基本的異步通信只需包括通信發(fā)送端和通信接收端兩根信號線。該模塊由三個子模塊組成：波特率發(fā)送器模塊、數(shù)據(jù)發(fā)送模塊、數(shù)據(jù)接收模塊。波特率發(fā)生器模塊主要用于產(chǎn)生接收模塊和發(fā)送模塊的時鐘頻率，其實(shí)質(zhì)是一個分頻器，數(shù)據(jù)接收模塊的作用就是將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)并輸出，數(shù)據(jù)發(fā)送模塊的作用相當(dāng)于一個移位寄存器，其功能就是按照一定的波特率將移位寄存器中的數(shù)據(jù)一位一位移出。數(shù)據(jù)收發(fā)過程是通過狀態(tài)機(jī)實(shí)現(xiàn)的，設(shè)計(jì)中波特率發(fā)生器模塊的輸出時鐘為實(shí)際串口數(shù)據(jù)波特率的16倍，當(dāng)輸入線路邏輯發(fā)生跳變時，開啟采樣計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)數(shù)到起始位數(shù)據(jù)中間時刻時即可認(rèn)定接收到的數(shù)據(jù)是起始位數(shù)據(jù)，依次類推，只有計(jì)數(shù)器計(jì)數(shù)到每個數(shù)據(jù)的中間位置時才開始采集該數(shù)據(jù)。

3 仿真驗(yàn)證

激光多普勒測振計(jì)信號采集與處理系統(tǒng)采用MentorGraphics公司Modelsim軟件進(jìn)行仿真驗(yàn)證。數(shù)據(jù)通信模塊仿真波形如圖5所示。其中，first發(fā)生跳變會引起數(shù)據(jù)發(fā)送使能信號的翻轉(zhuǎn)，從而給UART傳輸系統(tǒng)中數(shù)據(jù)發(fā)送模塊一個使能信號。clk16x_rx,clk16x_tx是由波特率發(fā)送器產(chǎn)生的16倍于系統(tǒng)時鐘的信號，分別作用于數(shù)據(jù)接收模塊和數(shù)據(jù)發(fā)送模塊。按照時間順序由低字節(jié)到高字節(jié)發(fā)送一幀數(shù)據(jù)0,1,0,0,1,1,1,0,1,1,當(dāng)數(shù)據(jù)發(fā)送使能信號低電平有效時，被采樣的數(shù)據(jù)經(jīng)由數(shù)據(jù)發(fā)送模塊發(fā)送出來。由此證明數(shù)據(jù)通信模塊能夠正常工作。

系統(tǒng)仿真波形如圖6 所示。dina,dinb 是由計(jì)算機(jī)隨機(jī)產(chǎn)生的兩路多普勒正交信號，經(jīng)過ADS1174 模數(shù)轉(zhuǎn)換輸出給FPGA,經(jīng)過信號處理模塊、雙口RAM 模塊以及DA控制模塊，從dout口輸出給DAC8551芯片進(jìn)行數(shù)模轉(zhuǎn)換。

4 結(jié)語

本文主要提出了一種基于FPGA的多普勒測振計(jì)信號采集與實(shí)時處理的信號采集系統(tǒng)的設(shè)計(jì)方案，采集系統(tǒng)采樣精度為16 b,每路采樣速率為50 KSPS,兩路信號經(jīng)過FPGA 處理后解調(diào)出多普勒頻移信息，處理后的數(shù)據(jù)存儲在雙口RAM 中，通過RS 232接口快速傳輸至上位機(jī)或者數(shù)模轉(zhuǎn)換成模擬信號輸出。測試表明該設(shè)計(jì)方案能夠保證設(shè)計(jì)要求的采樣速度和精度，對于信號的實(shí)時解調(diào)和處理具有實(shí)際應(yīng)用價值。