基于FPGA低成本數(shù)字芯片自動(dòng)測(cè)試儀的完整方案

項(xiàng)目背景及可行性分析

項(xiàng)目名稱：基于FPGA低成本數(shù)字芯片自動(dòng)測(cè)試儀的研發(fā)

研究目的：應(yīng)用VertexⅡ Pro 開(kāi)發(fā)板系統(tǒng)實(shí)現(xiàn)對(duì)Flash存儲(chǔ)器的功能測(cè)試。

研究背景：

隨著電路復(fù)雜程度的提高和尺寸的日益縮減，測(cè)試已經(jīng)成為迫切需要解決的問(wèn)題，特別是進(jìn)入深亞微米以及高級(jí)成度的發(fā)展階段以來(lái)，通過(guò)集成各種IP核，系統(tǒng)級(jí)芯片(SoC)的功能更加強(qiáng)大，同時(shí)也帶來(lái)了一系列的設(shè)計(jì)和測(cè)試問(wèn)題。

測(cè)試是VLSI設(shè)計(jì)中費(fèi)用最高、難度最大的一個(gè)環(huán)節(jié)。這主要是基于以下幾個(gè)原因：

1、目前的IC測(cè)試都是通過(guò)ATE(自動(dòng)測(cè)試儀)測(cè)試平臺(tái)對(duì)芯片施加測(cè)試的。由于ATE的價(jià)格昂貴(通常都是幾百萬(wàn)美元每臺(tái))，因此測(cè)試成本一直居高不下，這就是導(dǎo)致測(cè)試費(fèi)用高的最主要原因。

2、隨著VLSI器件的時(shí)鐘頻率呈指數(shù)增長(zhǎng)，在這種情況下，高頻率、高速度測(cè)試的費(fèi)用也相應(yīng)的提高。

3、VLSI器件中晶體管的集成度越來(lái)越高，使得芯片內(nèi)部模塊變得更加難測(cè)，測(cè)試的復(fù)雜度越來(lái)越大，這又提高了測(cè)試成本。

本次研究希望能夠利用FPGA部分實(shí)現(xiàn)ATE的測(cè)試功能，這樣就可以在某種程度上大幅度降低測(cè)試成本，同時(shí)有能夠滿足測(cè)試的要求。

功能特點(diǎn)：

完整的測(cè)試結(jié)構(gòu)，較完善的測(cè)試功能。

使用March C的優(yōu)化算法，測(cè)試時(shí)間較短。

能夠覆蓋Flash存儲(chǔ)器的大部分故障。

研究創(chuàng)新點(diǎn)：

1、低成本、高性價(jià)比;

2、具有開(kāi)放架構(gòu);

3、體積小、便攜.

項(xiàng)目實(shí)施方案

1 Flash存儲(chǔ)器的故障類型：

1)固定型故障(SAF故障)：存儲(chǔ)單元恒定的存儲(chǔ)1或0的功能型故障。

< 2)變遷故障：存儲(chǔ)單元不能從0狀態(tài)變遷到1狀態(tài)(↑)或者不能從1狀態(tài)變遷到0狀態(tài)(↓)的故障。

3)耦合故障(CF故障)：一個(gè)存儲(chǔ)單元的值可能因?yàn)槠渌鎯?chǔ)單元狀態(tài)的改變而變化的故障。其形成的原因有短接或寄生效應(yīng)。

耦合故障有三種形式：反相、同勢(shì)、橋接/狀態(tài)。

反相(CFins)：一個(gè)存儲(chǔ)單元的狀態(tài)變化引起其他單元值變反的現(xiàn)象。

同勢(shì)(CFids)：一個(gè)存儲(chǔ)單元的狀態(tài)變化引起其他單元的值為一特定的邏輯值(0或1)的現(xiàn)象。

橋接和狀態(tài)(SCF)：一個(gè)存儲(chǔ)單元的確定狀態(tài)導(dǎo)致另一個(gè)存儲(chǔ)單元處于特定狀態(tài)的現(xiàn)象。

4)數(shù)據(jù)維持失效(DRF)：存儲(chǔ)單元經(jīng)過(guò)一段時(shí)間后無(wú)法維持自己的邏輯值的故障，這種失效一般是由上拉電阻斷開(kāi)引起的。

以上四種故障模型是所有存儲(chǔ)器都可能存在的失效模型。

另外，F(xiàn)lash還有以下幾種失效模型。[!--empirenews.page--]

5)柵極編程干擾(GPD)和柵極擦除干擾(GED)：對(duì)一個(gè)存儲(chǔ)單元的編程或擦除操作引起同一字線上的另外單元發(fā)生錯(cuò)誤的編程或擦除操作。

6)漏極編程干擾(DPD)和漏極擦除干擾(DED)：對(duì)一個(gè)存儲(chǔ)單元的編程或擦除操作引起同一位線上的另外單元發(fā)生錯(cuò)誤的編程或擦除操作。

7)過(guò)度擦除(OE)：對(duì)存儲(chǔ)器的過(guò)度擦除將會(huì)導(dǎo)致對(duì)該存儲(chǔ)單元的下一次編程不起作用，從而無(wú)法得到正確的操作結(jié)果。

8)讀干擾(RD)：對(duì)一個(gè)存儲(chǔ)單元的讀操作引起對(duì)該單元的錯(cuò)誤編程。

以上的故障都屬于陣列故障，還存在周邊電路故障。

9)地址譯碼失效(ADF);特定的地址無(wú)法存取對(duì)應(yīng)存儲(chǔ)單元，或多個(gè)單元同時(shí)被存取，或特定的存儲(chǔ)單元可以被多個(gè)地址存取。

2 March C 算法：

< 基于以上列出的Flash 存儲(chǔ)器的故障模型，需要選擇覆蓋率高，效率高的測(cè)試算法對(duì)其進(jìn)行測(cè)試驗(yàn)證。

本次研究采用March C算法來(lái)實(shí)現(xiàn)。其表示為：

{↓↑(w0);↑(r0,w1,);↑(r1,w0);

↓(r0,w1); ↓(r1,w0); ↓↑(w0)}

其中，符號(hào)意義如下：

↑表示地址升序

↓表示地址降序

↓↑表示地址升序或或降序均可

w0寫0操作

w1寫1操作

r0讀0操作，期望值為0

r1讀1操作，期望值為1

March C算法是運(yùn)行時(shí)間為10N，其中N表示存儲(chǔ)器的存儲(chǔ)容量。

其故障覆蓋率可達(dá)到90%以上。

另外，研究過(guò)程中將對(duì)March算法進(jìn)行優(yōu)化。

3 硬件電路

2.需要的開(kāi)發(fā)平臺(tái)

因?yàn)樾枰狿owerPC進(jìn)行處理，所以選擇高級(jí)板-Virtex-2 Pro(內(nèi)置2個(gè)PowerPC,SDRAM, Ethernet,CF,SATA,音頻Codec)

需要的基本功能：內(nèi)部PowerPC處理器 、 SRAM Flash 、 USB1.1/2.0、 RS-232、 LCD顯示

需要的其它資源

1.FPGA與DUT接口、DUT模塊設(shè)計(jì)

2.測(cè)試設(shè)備

PC機(jī)、萬(wàn)用表、示波器等

3.方針、開(kāi)發(fā)工具

ISE、EDK、CAD等。