基于FPGA的SOC設計與實現(xiàn)

　　為減少在印制電路板(PCB)設計中的面積開銷，介紹一種Flash結構的現(xiàn) 場可編程門陣列(FPGA)器件，進而介紹采用該器件搭建基于先進精簡指令集機器(ARM)的片上系統(tǒng)(SOC)電路的設計方法，該方法按照高級微控制器總線架構(AMBA)，設計ARM7處理器微系統(tǒng)及其外設電路，通過用搭建的系統(tǒng)對片外存儲器進行擦寫，以及通過編寫軟硬件代碼定制符合ARM7外圍低速總線協(xié)議的用戶邏輯外設，驗證了系統(tǒng)的準確性，該系統(tǒng)可用于驗證SOC設計系統(tǒng)。

　　近年來，SOC技術得到了快速的發(fā)展，逐漸 成為微電子行業(yè)的主流。SOC稱為系統(tǒng)級芯片，是一個有專用目標的集成電路，能集成數(shù)字電路、硬件專用電路、存儲器、微處理器等多種異構模塊，實現(xiàn)多個復雜的應用功能，具有速度快、集成度高、功耗低、開發(fā)周期短等優(yōu)點。

　　隨著集成電路速度的加快和設計復雜性提高，新的技術不斷被引進，國內外相繼開展了SOC技術及器件的研究，其中一個顯著的特點就是將SOC的可靠性和低成本與FPGA的靈活性等優(yōu)勢結合起來，在業(yè)界中知名的FPGA芯片公司中，如Ahera公司的Cyclone V和A1Tia V系列引，Xilinx公司的Zynp系列，Actel公司的M7A3P1000，其都內嵌了ARM微處理器，在邏輯設計、片上系統(tǒng)中都有廣泛的應用。

　　本文選用Actel公司的FPGA器件，型號為M7A3P1000,采用該器件對SOC進行設計驗證。該器件采用Flash結構，相比于采用靜態(tài)隨機存儲器(SRAM)結構的Ahera和Xilinx公司的FPGA器件，其下載的程序在掉電后不丟失，因此不需專用的配置芯片，故在PCB設計中可降低設計的復雜度，減少面積的開銷。此外，該器件所具有的的 加密功能，可有效的保護知識產權。設計中，首先在該芯片中搭建基于ARM7的SOC系統(tǒng)，最后用兩種方法驗證該SOC系統(tǒng)的正確性：一是用該系統(tǒng)對片外存儲器進行擦寫操作;二是用該系統(tǒng)測試用戶定制邏輯外設。

　　1 系統(tǒng)原理

　　在SOC設計中，常見的架構都是以微處理器或數(shù)字信號處理器(DSP)為中心，加上存儲器，外設等，再通過片上總線把處理器和外設進行互連，本設計采用的FPGA型號為M7A3P1000芯片，因其內嵌一個基于AMBA總線架構、且完全兼容ARM7微處理器，故可以在非常低的功耗下安全、可靠地運行。上述的AMBA總線架構，是ARM公司設計的一種高性能嵌入式系統(tǒng)總線的標準，因其具有的高速度、低功耗等特點，故其在SOC設計中已被廣泛采用，典型的基于AMBA架構的SOC核心部分如圖1。

　　由圖1中可看出，AMBA規(guī)范中定義了兩種不同類型的總線：先進的高速總線(AHB)、先進的系統(tǒng)總線 (ASB)和先進的外圍總線(APB)。其中AHB適用于高性能和高時鐘頻率的系統(tǒng)模塊，主要用于高性能和高吞吐量設備之間的連接，如片上存儲器、DSP、直接存儲器訪問(OMA)、高速片外存儲器控制器(該部件用于連接片外存儲器Flash和SRAM)等設備;ASB和AHB屬同一功能類型總線，只不過AHB總線是ASB總線的升級版，增強了對性能、綜合及時序驗證的支持;APB總線主要用于連接低速、低帶寬的外圍器件，如集成電路總線(IIC)接口、計數(shù)器(Timer)，通用輸入輸出(GPIO)、通用異步收發(fā)器(UART)等。下文將以此架構，進行SOC設計。

　　圖1 AMBA架構的SOC核心部分

　　2 系統(tǒng)設計

　　2.1 SOC設計流程

　　采用Aetel公司的Libero IDE 8.6集成開發(fā)環(huán)境，設計基于ARM7的SOC.SOC包括硬件和軟件設計兩部分，在硬件設計中，一般將系統(tǒng)經行分模塊設計，之后針對各模塊功能，逐個進行功能驗證，待各模塊功能準確后，依據(jù)總線架構，組成要設計的目標系統(tǒng)，最后通過軟硬件協(xié)同調試，證明系統(tǒng)功能的完備性。其SOC設計的主要流程如圖2。

　　在圖2顯示的SOC設計流程中，若要設計一個模塊或系統(tǒng)，首先對其進行功能/需求分析，下來針對虛線 框內的步驟， 其中步驟HDL-Editor,User-Testbeneh.ModelsimSimulator,可用于模塊的設計、功能仿真，若再增加步驟Synthesis,Compile,Layout,Programming Genetation,可對所設計的模塊進行實際驗證，待各模塊功能驗證準確后，就可以依據(jù)指定的互連結構組成系統(tǒng)，然后結合相應的軟件代碼，進行系統(tǒng)功能調試、驗證。

　　圖2 SOC設計的主要流程

　　2.2 SoC設計搭建

　　本文采用在Libero IDE 8.6集成開發(fā)環(huán)境中內嵌的Coreconsole軟件8,搭建基于ARM7的SOC系統(tǒng)，搭建的系統(tǒng)如圖3所示。

　　圖3 基于ARM7的SOC系統(tǒng)

　　如圖3所示，在Coreeonsole環(huán)境中搭建的系統(tǒng)，包括總線，微處理器，外圍器件，以及驅動和頂層端口，其中1)CoreMP7:32/16位精簡指令集架構處理器、支持32位ARM指令和16位Thumb指令、三級流水線，32位即4G尋址范圍等;2)CoreMP7Bridge:橋接器，連接CoreMP7 和CoreAHB,它將CoreMP7處理器發(fā)出的信號轉換成一個適合AHB總線連接的信號，且包含一組聯(lián)合測試行動小組(JTAG)信號接口，JTAG接口用于下載程序和軟件調試。3)CoreAHBLite:先進的高速總線，一般連接DMA、DSP、SRAM等設備。包含16個AHB從器件節(jié)點，每個從器件依次占有256MB地址空間，在本設計中，片外的Flash和SRAM分別連接在節(jié)點0和節(jié)點1上。2.1部分中用到的片外Flash就是通過外部存儲器接口連接在節(jié)點0上，故其基地址是Ox00000000;4)CoreMemCtrl:外部存儲器控制器，用于連接片上系統(tǒng)與外部寄存器，如對片外Flash、SRAM進行讀寫訪問;5)CoreAHBtoAPB:橋接器。連接CoreAHB和CoreAPB;6)CoreAPB:先進的外圍總線，一般連接UART、GPIO、IIC等外設。包含16個APB從器件節(jié)點，每個從器件依次占有16MB地址空間，地址計算公式是：物理地址=基地址+偏移地址。7)驅動和頂層端口包括：16 MHz系統(tǒng)時鐘SYSCLK;系統(tǒng)低電平復位端口NSYSRESET,程序下載和調試端口JTAG,外部存儲器連接端口ExtemalMomopyInterthce,串口通信接口等，圖中底色為灰色的是一般的輸入輸出(PIO)模塊，該模塊的設計和驗證將在3.2部分詳細說明。至此，文中介紹了基于AMBA總線架構的SOC中涉及到的時鐘、復位、總線、微處理器、外部存儲器及外圍輸入輸出端口，即最小系統(tǒng)框架，在圖3中清晰地確定了SOC系統(tǒng)的互連結構，實現(xiàn)了各模塊之間的通信功能。

　　3 實際驗證

　　下面將對所搭建的SOC系統(tǒng)進行驗證，通過對系統(tǒng)翻譯、編譯、綜合、分配管腳、生成下載文件，最后將下載文件燒寫到FPGA片中。為驗證該系統(tǒng)的準確性，本設計采用兩種方法對其進行測試驗證，詳細過程見3.1和3.2部分。

　　3.1 搭建的系統(tǒng)對片外Flash的擦寫操作

　　本測試主要是在已經搭建好的SOC系統(tǒng)的基礎上，在外部存儲器控制器接口連接外部存儲器Flash，通過能否對Flash進行正常的擦寫操作來驗證系統(tǒng)的準確性，測試選用的片外Flash芯片型號Numonyx公司是28F640J3D,它是64M的16位只讀存儲器，分配的基地址是Ox00000000，由于該芯片16位模式的訪問特性，地址線0位拉低不予鏈接，其余地址線管腳依次連接到頂層外部寄存器控制器的地址端口。

　　FS2是一款集合了大量指令和可用軟件、用以調試基于ARM的SOC系統(tǒng)內核的工具，利用該工具對片外Flash進行配置和擦寫操作，來驗證系統(tǒng)的準確性。測試首先對片外Flash進行配置，進而對指定存儲空間進行擦除操作，然后對該存儲空間進行寫操作，最后觀察此存儲空間中的數(shù)據(jù)，具體過程如圖4所示。[!--empirenews.page--]

　　在圖4中顯示的是FS2工具的用戶界面，設計中用到的八條指令，分別是：1>、2>、3>……8>,其中指令1>、2>用來配置片外Flash芯片;指令3>用來選擇將要擦寫的存儲空間，由圖中可知，本設計中要進行的讀寫操作 的存儲空間是Ox00000000-0x003FFFFF;指令4>用來對Flash指定的存儲空間進行擦除操作;指令5>用來把已經準備好的二進制文件寫到上述存儲空間中，設計中使用的二進制文件名是QUICK.HEX;指令6>是用來顯示指定存儲空間中的內容，從圖中可看出，寫到存儲空間Ox00000000-0x0000003F的內容是18、FO、9F……、12、E3;指令7>執(zhí)行對上述存儲空間寫入的數(shù)據(jù)的擦除操作;指令8>顯示上述存儲單元擦除后的內容。

　　圖4 片外Flash的擦寫演示過程

　　通過對上述過程的分析可知，所搭建的SOC系統(tǒng)可準確實現(xiàn)片外Flash的擦寫操作，進而說明了該系統(tǒng)的準確性。

　　3.2 搭建的系統(tǒng)對外設接口的讀寫操作

　　本測試在遵循ARM7先進外圍總線APB的讀寫時序的前提下，定制用戶邏輯外設PIO,通過該系統(tǒng)對PIO接口進行讀寫操作來進一步驗證設計的準確，驗證中的用到的APB總線的讀寫時序如圖5。

　　圖5 APB總線的讀寫時序

　　下面將主要遵循系統(tǒng)中先進的外圍總線APB的讀寫時序，首先采用硬件描述語言和C代碼，定制八位的用戶邏輯外設PIO,然后將PIO的輸入端口接到開關Switch0一Switch7,輸出端口接到八個發(fā)光二極管Led0一Led7,通過軟硬件調試，使八位開關的輸入電平顯示到八個發(fā)光二極管上，以此來進一步驗證設計中搭建的SOC系統(tǒng)的準確，針對上述過程及要求，為了更直觀地展示驗證結果，制作了簡單的實驗板，當開關鍵在高電平時，發(fā)光二極管變亮，否則，發(fā)光二極管不亮。其中定制用戶邏輯外設的主要步驟如下：

　　1)規(guī)劃元件的硬件功能;

　　2)使用硬件描述來描述硬件邏輯;

　　3)單獨驗證元件的硬件功能;

　　4)描述寄存器的C頭文件來為軟件定義硬件寄存器映像;

　　5)將元件集成到ARM7系統(tǒng)中，使用ARM7來測試寄存器的訪問是否正確，并為該元件編寫軟件驅動;

　　6)執(zhí)行系統(tǒng)級的驗證等。

　　圖6是在Aetel公司的調試軟件Sofleonsole和實驗板上的實際調試結果。

　　圖6 調試結果

　　由圖6顯示的調試結果可知，八位開關Switeh0-Switeh7的輸入分別是11001011和11100101,這個和八個發(fā)光二極管Led0-Led7的輸出結果一致，由此進一步驗證了設計的準確性。

　　4 結束語

　　本文通過對基于ARM7的SOC系統(tǒng)的設計，介紹了一種Flash結構的FPGA器件及其片上系統(tǒng)的設計方法，進而給出了兩種驗證該片上系統(tǒng)準確性的方法，通過實際驗證，該系統(tǒng)不僅能準確進行片外存儲器的擦寫，而且可以準確進行外設接口的讀寫的操作，由此驗證了設計的準確性。文中所搭建SOC系統(tǒng)，可以與符合ARM公司的AHB2.0協(xié)議的北斗基帶芯片無縫連接，在北斗接收機的設計、測試中有重要的參考價值。