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SoC設(shè)計(jì)入門 - APB協(xié)議
上一篇主要講述了soc的骨架，crossbar互聯(lián)網(wǎng)路?，F(xiàn)在來(lái)講soc的神經(jīng)末梢，它們依附在骨架上，受和調(diào)控制，并將外部信息分享給核心以及其他成員。它是什么呢?
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SoC設(shè)計(jì)入門 - APB master設(shè)計(jì)（接口類基礎(chǔ)思維）
大家不要以為APB的master和slave很簡(jiǎn)單，不需要了解。這是大錯(cuò)特錯(cuò)，為什么呢?
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IC設(shè)計(jì)：ram的應(yīng)用-使用bitmap實(shí)現(xiàn)數(shù)據(jù)壓縮
Bitmap是一種通過(guò)位映射來(lái)高效存儲(chǔ)和查詢數(shù)據(jù)的技術(shù)，它在處理大規(guī)模數(shù)據(jù)集時(shí)能夠有效地節(jié)省內(nèi)存空間。Bitmap技術(shù)特別適用于需要對(duì)大量數(shù)據(jù)進(jìn)行存在性檢查的場(chǎng)景，比如用戶簽到、頁(yè)面訪問(wèn)等，它可以顯著節(jié)省內(nèi)存空間。
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PCIE定位：PCIe需要的debug設(shè)計(jì)
本文將以PCIe EP用戶邏輯舉例，描述PCIe可以添加哪些定位手段。如圖所示，PCIe IP作為endpoint與RC對(duì)接，用戶實(shí)現(xiàn)了應(yīng)用邏輯，與PCIe IP進(jìn)行交互，交互信號(hào)中data格式為TLP報(bào)文格式，且交互信號(hào)包含相應(yīng)的控制信號(hào)，例如PCIe配置空間和IP相干的配置信號(hào)。
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IC設(shè)計(jì)：ram的折疊設(shè)計(jì)
在IC設(shè)計(jì)中，我們有時(shí)會(huì)使用深度很大，位寬很小的ram。例如深度為1024，位寬為4bit的ram。此類的ram有個(gè)明顯的缺點(diǎn)：形狀狹長(zhǎng)，不利于布局布線、導(dǎo)致讀寫接口走線過(guò)長(zhǎng)，不利于時(shí)序收斂。
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PCIe 定位：鏈路問(wèn)題定位方法
當(dāng)PCIe出現(xiàn)鏈路不穩(wěn)定時(shí)，如何進(jìn)行進(jìn)行問(wèn)題定位。本文描述的場(chǎng)景：EP PCIe 最高速率為gen4模式，ltssm狀態(tài)機(jī)無(wú)法持續(xù)穩(wěn)定在L0狀態(tài)。
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IC設(shè)計(jì)：clock-gating的綜合實(shí)現(xiàn)
在ASIC設(shè)計(jì)中，項(xiàng)目會(huì)期望設(shè)計(jì)將代碼寫成clk-gating風(fēng)格，以便于DC綜合時(shí)將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。因?yàn)楫?dāng)控制信號(hào)（vld_in)無(wú)效時(shí)，使用了clk-gating后的寄存器，其CK（clk）端口一直為0，因此不存在翻轉(zhuǎn)，能夠有效降低寄存器的翻轉(zhuǎn)功耗和對(duì)應(yīng)的時(shí)鐘樹(shù)的翻轉(zhuǎn)功耗。如下所示：下圖左側(cè)是DC綜合后的clk -gating結(jié)構(gòu)圖，使用了ICG模塊進(jìn)行時(shí)鐘gating，被gating后的時(shí)鐘連接到寄存器的CK端。右側(cè)是沒(méi)有被clk-gating的寄存器結(jié)構(gòu)圖。
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verilog語(yǔ)法-使用function提高效率
function的作用返回一個(gè)數(shù)值，此數(shù)值由一串組合邏輯代碼計(jì)算得到。 那為什么要用function呢?主要有兩大原因：
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SoC設(shè)計(jì)入門 - 建立時(shí)間與保持時(shí)間
SOC設(shè)計(jì)人員除了做好自己的設(shè)計(jì)工作外，還需要和DC等后端(中端)同事進(jìn)行工作上的交互。
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五步驟設(shè)計(jì)出符合電磁兼容性的 DC/DC 開(kāi)關(guān)電源
DC/DC開(kāi)關(guān)電源由于其效率高、體積小等優(yōu)點(diǎn)是現(xiàn)代電子產(chǎn)品設(shè)計(jì)中不可或缺的一環(huán)，其重要性不言而喻。
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達(dá)林頓繼電器驅(qū)動(dòng)器進(jìn)行設(shè)計(jì)時(shí)降低 EMI 的 4 個(gè)步驟
電磁干擾有傳導(dǎo)干擾和輻射干擾兩種。傳導(dǎo)干擾是指通過(guò)導(dǎo)電介質(zhì)把一個(gè)電網(wǎng)絡(luò)上的信號(hào)耦合(干擾)到另一個(gè)電網(wǎng)絡(luò)。
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基于四個(gè)MOSFET或“H 橋”驅(qū)動(dòng)的微步步進(jìn)電機(jī)時(shí)電流調(diào)節(jié)
電機(jī)線圈如何由四個(gè)MOSFET或“H 橋”驅(qū)動(dòng)。由于線圈基本上是一個(gè)電感器，因此當(dāng) MOSFET 導(dǎo)通并在線圈上產(chǎn)生電壓時(shí)，線圈電流會(huì)增加。
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高速 PCB 設(shè)計(jì)簡(jiǎn)介：高速 PCB 設(shè)計(jì)最佳電路板材料選型
高速設(shè)計(jì)在信號(hào)完整性方面具有更嚴(yán)格的規(guī)范。盡管高速信號(hào)的布線非常小心以滿足這些要求，但必須明白，電路板材料本身是整個(gè)信號(hào)完整性方程式的一部分。
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基于理想運(yùn)算放大器的常用運(yùn)算電路設(shè)計(jì)
為了理解運(yùn)算放大器的基本功能，我們使用“理想運(yùn)算放大器”的概念。理想的運(yùn)算放大器是如圖 1所示的壓控電壓源。
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IC設(shè)計(jì)：特殊信號(hào)打拍方式、RR調(diào)度原理
通常block的input和output信號(hào)存在時(shí)序問(wèn)題時(shí)，我們通常采用寄存器打拍的方式，在兩個(gè)block直接插入reg，從而解決時(shí)序問(wèn)題。
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- ADI新基建課堂（三）--工業(yè)互聯(lián)網(wǎng)&商業(yè)衛(wèi)星
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- ADI邀你共學(xué)電子尖端黑科技系列活動(dòng)（三）
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- 【直播有獎(jiǎng)】DDR5-總線仿真技術(shù)講解
- 快來(lái)了解你最心儀的示波器是個(gè)什么價(jià)，別問(wèn)，問(wèn)就有獎(jiǎng)
- 學(xué)習(xí)ST“電源與能源”課程，為電源設(shè)計(jì)添點(diǎn)“彩”
- 答題贏好禮：Power Integrations助力工業(yè)發(fā)展
- 加入Vicor，讓機(jī)器人供電系統(tǒng)設(shè)計(jì)更有“料”
- 【20周年慶】21ic下載送積分、發(fā)紅包、VIP五折，見(jiàn)者有份！
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- ADI視頻課堂精品上新-觀看有禮
- 文件大作戰(zhàn)：春風(fēng)吹，戰(zhàn)鼓擂，是德科技喊你玩匹配
- FPGA供電怎么搞？學(xué)習(xí)MPS方案贏好禮
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- Power integrations上新啦~萌新報(bào)道：電機(jī)驅(qū)動(dòng)器，了解一下？
