編解碼電路板設(shè)計(jì)指南

下述注意事項(xiàng)和要求是混合信號(hào)電路板設(shè)計(jì)中非常實(shí)用的指導(dǎo)原則。

去耦與旁路

圖 1 為電源去耦與旁路的實(shí)例,需要強(qiáng)調(diào)的是,在芯片的引腳處(或至少在距離引腳的幾個(gè)mm 內(nèi))必須安裝低ESL(等效串聯(lián)電感)容量為10nF 到100nF 的表面貼裝陶瓷電容。對(duì)于普通1oz 銅箔、10mil 寬的印制線有：電感約為1nH/mm,電阻約為2mΩ/mm。

1：混合信號(hào)電源、接地和旁路

電源與接地層

要使開(kāi)關(guān)電源遠(yuǎn)離ADC 、DAC 和模擬電路。有時(shí),在芯片附近使用一個(gè)單獨(dú)的5V 三端穩(wěn)壓器作為模擬電源比較好。在電路板邊緣處加一個(gè)22uF 鉭電容或鋁電容有助于降低電源噪聲和去耦扼流元件的ESR(等效串聯(lián)電阻)引發(fā)的阻尼振蕩。

ADI(Analog Devices) 建議采用接地層原理(數(shù)字地與模擬地分開(kāi)),并且在相應(yīng)的接地上布置單獨(dú)的數(shù)字和模擬電源,但不要使層與層之間重疊(避免噪聲的耦合)。兩層之間應(yīng)有2 mm 到3 mm 的空隙。這就意味著利用四層板包括各接地層和電源層可組成一個(gè)內(nèi)部高電容性?shī)A層結(jié)構(gòu)。這樣,由各自的接地層和電源層構(gòu)成了一個(gè)極其有效、低ESR 和ESL 的旁路電容,其電容量約為5pF/cm2(30pF/in2 )。IC 引腳通過(guò)焊盤(pán)和過(guò)孔直接通向適當(dāng)?shù)碾娫磳雍徒拥貙?。所有?shù)字器件安裝在數(shù)字電源層和數(shù)字接地層的上面;所有模擬器件安裝在模擬電源層和模擬接地層的上面。然而,IC 管腳仍需要加上前面提到的陶瓷旁路電容。這里需要強(qiáng)調(diào),接地層是非常重要和非常有效的,它們優(yōu)化了混合信號(hào)部分的性能,而且還能減少EMI 。

地線層的連接

兩層之間應(yīng)有單一通道連接,最好在芯片附近使用零歐姆電阻或鐵氧體墊圈。這種連接是完全必要的,它可以避免由于ESD或誤電流(這種誤電流可能流過(guò)芯片基底,并可造成破壞性影響。)引起的電位差,同時(shí)隔離了高頻電流。對(duì)于原型設(shè)計(jì),可在多個(gè)位置建立可去除的連接,以便調(diào)試和測(cè)試時(shí)與地隔離。此外,不能有任何數(shù)字和模擬信號(hào)線橫跨過(guò)數(shù)字層和模擬層的間隙。

在混合信號(hào)系統(tǒng)中不可避免地會(huì)有信號(hào)線橫跨過(guò)數(shù)字層與模擬層的間隙

數(shù)字信號(hào)與元件

所有的數(shù)字信號(hào)與元件應(yīng)當(dāng)遠(yuǎn)離模擬電路。所有的高速數(shù)字信號(hào)應(yīng)當(dāng)以最短的路徑布線在數(shù)字接地層和電源層的上面。

IC插座

避免使用IC 插座。

容性負(fù)載

最大限度地減小數(shù)字輸出引腳的容性負(fù)載。對(duì)于長(zhǎng)距離的數(shù)字信號(hào)線,要求負(fù)載與其特征阻抗匹配,以避免過(guò)沖/欠沖和振蕩。很多應(yīng)用中特征阻抗Z0約為80Ω,通常用一個(gè)82Ω的電阻和一個(gè)50pF的電容的RC并聯(lián)組合作負(fù)載就可以匹配這樣的長(zhǎng)距離的數(shù)字信號(hào)線。

PLD和VLSI邏輯芯片

不要忽視在同一PCB 上相鄰的PLD 和VLSI 邏輯電路芯片,它們往往包含有大量的同步邏輯并產(chǎn)生很大的開(kāi)關(guān)電流,這種開(kāi)關(guān)電流能夠滲透到該電路板的其它部分。解決辦法是保證這些芯片電源引腳有很好的旁路。這種方法既可保證可靠的工作,也能減小電源線上的噪音。

晶體振蕩器(時(shí)鐘)的問(wèn)題

對(duì)于ADC和DAC,必需保證取樣去取樣時(shí)鐘有足夠純凈的頻譜,也就是要使用低相位噪聲的振蕩器,此振蕩器還要與數(shù)字模擬電路部分都分開(kāi),因?yàn)閿?shù)字部分干擾影響其頻譜純凈度,而振蕩信號(hào)本身又是數(shù)字信號(hào),會(huì)干擾系統(tǒng)的模擬部分。為獲得更低的相位噪聲,可采用晶體廠家推薦的分立元件(雙極晶體管或FET)晶體振蕩電路(可用一個(gè)門(mén)來(lái)放大振蕩信號(hào),以驅(qū)動(dòng)ADC或DAC),而盡量避免用門(mén)與晶體構(gòu)成的振蕩器。

多個(gè)晶體振蕩器可能引起一些問(wèn)題,如諧波間脈動(dòng)可能通過(guò)其模擬和數(shù)字電源或信號(hào)以及參考電壓進(jìn)入編解碼器?？赡艿脑?在同一PCB 上只同時(shí)使用一個(gè)晶體振蕩器,或者使所需各種頻率都來(lái)自單個(gè)晶體振蕩器。

磁場(chǎng)

注意電感和變壓器的外部磁場(chǎng),如有必要,可采用電磁屏蔽元件。RF 去耦扼流線圈可互成直角安裝。電源變壓器應(yīng)定向安裝在電路板外,并遠(yuǎn)離關(guān)鍵模擬電路。采用環(huán)形電源變壓器可以減弱外磁場(chǎng)。

輸入信號(hào)擺幅

要保證偏置電壓、5V CODEC/ADC模擬輸入信號(hào)不會(huì)超過(guò)VCC 或低于接地點(diǎn),即使是瞬間也應(yīng)避免。使用低泄漏二極管“箝位”或5V 單軌運(yùn)算放大器緩沖限制輸入信號(hào)擺幅。

EMI/RFI要求

設(shè)計(jì)時(shí)要考慮模擬輸入線和模擬輸出線的EMI/RFI要求。輸入線可能發(fā)射和接收RF信號(hào),DAC模擬輸出線則包含高至100MHz的去取樣時(shí)鐘的諧波。

普通設(shè)計(jì)問(wèn)題

最小化環(huán)路面積;最小化公共阻抗;對(duì)于容性耦合可采用隔離、屏蔽和低電路阻抗的措施;對(duì)于表面和體泄漏可采用隔離措施;對(duì)于并行線間耦合,可采用隔離、特征阻抗匹配、用接地層、用地線居中的并行線、用較低速的邏輯電路……

假定

記?。涸谡{(diào)試的時(shí)候,任何假定(自己認(rèn)為是對(duì)的東西)都值得懷疑!