基于FPGA技術實現(xiàn)對嵌入式系統(tǒng)的在線監(jiān)控

導讀：本文旨在研究基于FPGA技術對嵌入式SoC系統(tǒng)進行在線監(jiān)控的方法。設計了一個FPGA片上通信系統(tǒng)，該系統(tǒng)內(nèi)部固化基于UART接口的Modbus通訊協(xié)議棧，可通過串口與PC上位機進行通信；且采用雙口RAM作為與監(jiān)控對象間共享的數(shù)據(jù)緩存區(qū)，通過中斷機制實現(xiàn)數(shù)據(jù)的同步交換，既確保了監(jiān)控數(shù)據(jù)的實時性，也避免了嵌入式系統(tǒng)因處理監(jiān)控通信過程而帶來性能損失。采用VHDL語言設計實現(xiàn)了通信系統(tǒng)的各組成部分，在Altera的cycloneII系列芯片開發(fā)板上驗證了方案的可行性。

在SoC系統(tǒng)的設計及使用過程中，對其內(nèi)部行為的實時監(jiān)控十分重要，目前普遍通過監(jiān)控端和目標系統(tǒng)間的監(jiān)控信息通信來實現(xiàn)，UART常用作通信信道。

目標SoC系統(tǒng)常使用中斷方式或輪詢方式獲取監(jiān)控通信數(shù)據(jù)包，對其解析并進行相應數(shù)據(jù)操作后回復應答信息。中斷方式中SoC需完成保存中斷現(xiàn)場、調(diào)用中斷服務程序、恢復現(xiàn)場系列任務，上下文的切換占據(jù)了系統(tǒng)額外開銷；輪詢方式中，系統(tǒng)定時檢查設備請求，若有數(shù)據(jù)到達則調(diào)用相應處理程序，固定的輪詢周期增加了數(shù)據(jù)等待處理時間，數(shù)據(jù)量較小時頻繁查詢造成對CPU資源的浪費。

針對上述問題，提出一種的新監(jiān)控方法，設計一個FPGA通信系統(tǒng)，由其作為SoC與監(jiān)控計算機數(shù)據(jù)交互的橋梁，負責完成在線監(jiān)控的通信過程，保證被調(diào)試系統(tǒng)和調(diào)試主機之間調(diào)試信息和命令的交互可靠性，可避免目標SoC頻繁的處理通信中斷，提高其控制性能。監(jiān)控功能實現(xiàn)機制與通信系統(tǒng)主要模塊的設計方法將被討論，通過對比嵌入式CPU在不同監(jiān)控方法中的通信時間消耗，說明該方法具有一定實用價值。

1 系統(tǒng)組成結構

基于FPGA設計片上通信系統(tǒng)如圖1所示，其主要組成部分為Modbus解析模塊和雙口RAM存儲模塊。上位機發(fā)出監(jiān)控命令幀數(shù)據(jù)時，由Modbus模塊完成命令幀的接收、解析過程，并將待操作地址、數(shù)據(jù)等信息存入雙口RAM中，目標CPU據(jù)此將自身內(nèi)存映像區(qū)的相應數(shù)據(jù)一次搬入雙口RAM，搬移完畢后，Modbus協(xié)議模塊進行應答數(shù)據(jù)組幀，并向監(jiān)控上位機發(fā)回應答數(shù)據(jù)，實現(xiàn)對監(jiān)控數(shù)據(jù)的實時可靠采集。

圖 1 通信系統(tǒng)組成結構

2 基于雙口RAM的數(shù)據(jù)交互設計

2.1 雙口RAM定制及內(nèi)存映射設計

目標SoC中的待監(jiān)控數(shù)據(jù)狀態(tài)量在內(nèi)存中的存儲方式，可抽象表示為如圖2中內(nèi)存映像。

圖 2 雙口 RAM 的內(nèi)存映射機制

雙口RAM中存儲當前待監(jiān)控數(shù)據(jù)對象集合，是目標CPU內(nèi)存映像區(qū)的一個數(shù)據(jù)子集。由于當前監(jiān)控對象可隨機落在內(nèi)存映像區(qū)的任意存儲塊上，雙口RAM的內(nèi)存映射方式選取為隨機映射，如圖2所示。

分散存放于CPU內(nèi)存映像區(qū)的監(jiān)控對象，映射為雙口RAM中的連續(xù)存儲區(qū)。上位機基于Modbus協(xié)議與FPGA片上系統(tǒng)通信時，訪問連續(xù)的地址單元，保證了數(shù)據(jù)訪問速度，提高系統(tǒng)的通信效率。

2.2 雙口RAM中的數(shù)據(jù)操作設計

2.2.1 上位機對雙口RAM的讀寫操作

PC上位機為通信發(fā)起方，通過串口與FPGA片上系統(tǒng)連接，采用Modbus-RTU協(xié)議進行數(shù)據(jù)通信，完成對運行參數(shù)的讀取和寫入等操作，實現(xiàn)監(jiān)控功能。

表 1 監(jiān)控通信過程占用 CPU 時間

用戶在人機界面輸入本次待監(jiān)控對象信息， 后臺軟件依據(jù)Modbus幀結構及約定的雙口RAM內(nèi)存映射機制，組成監(jiān)控命令幀并通過串口發(fā)出。FPGA片上系統(tǒng)對收到的命令幀進行解析，獲取操作功能碼、目標地址、數(shù)據(jù)包大小等信息，據(jù)此向雙口RAM區(qū)寫入待操作數(shù)據(jù)地址集，寫入完畢后向目標CPU申請通信中斷。根據(jù)Modbus命令幀中給出的數(shù)據(jù)操作長度，一次可對多個數(shù)據(jù)單元進行讀/寫操作。

2.2.2 目標CPU對雙口RAM的讀寫操作

目標CPU收到通信中斷請求后，讀雙口RAM區(qū)的中斷郵箱，郵箱信息包含本次申請功能(讀或寫)及申請的數(shù)據(jù)項個數(shù)等。根據(jù)申請地址集，將自身內(nèi)存映像區(qū)相應數(shù)據(jù)集一次搬入雙口RAM，或將雙口RAM中數(shù)據(jù)集一次搬入內(nèi)存映像區(qū)相應地址處，搬移完畢后，清空中斷郵箱，向監(jiān)控模塊發(fā)出中斷應答。

3 Modbus協(xié)議棧模塊的設計與實現(xiàn)

采用自頂向下的設計方法，根據(jù)功能需求設計Modbus協(xié)議棧頂層原理框圖如圖3。使用VHDL硬件描述語言編程實現(xiàn)各組成子模塊，功能如下述。

圖 3 Modbus 協(xié)議棧頂層框圖

(1)時鐘生成模塊：通過分頻和相移產(chǎn)生位時鐘clk和1/16位時鐘bclk，作為控制其他模塊的運行節(jié)拍，保證系統(tǒng)運行同步。

(2)串口接收模塊：以bclk作為控制時鐘，對接收的位數(shù)據(jù)作中點采樣，進行串并裝換得到字節(jié)數(shù)據(jù)。

(3)串口發(fā)送模塊：以bclk作為控制時鐘，發(fā)送使能信號有效時，輸入端的字節(jié)數(shù)據(jù)進行并串裝換，通過串口發(fā)出。

(4)接收控制模塊：判斷幀的起始、結束、是否接收錯誤；提供地址數(shù)據(jù)，接收的字節(jié)數(shù)據(jù)被存儲至RAM1中相應存儲單元。

(5)CRC校驗/生成模塊：使用基于字節(jié)的CRC_16校驗碼運算方法。接收端的校驗過程與數(shù)據(jù)接收同步進行，接收控制模塊每收到一個字節(jié)數(shù)據(jù)，CRC校驗模塊對其作一次CRC碼計算；CRC生成模塊運行機制類同。同步運算可有效減少一次對幀數(shù)據(jù)的遍歷。

(6)解析主控模塊：作為系統(tǒng)的核心，負責解析收到的命令幀，根據(jù)解析信息進行數(shù)據(jù)讀寫操作，組成應答幀，控制串口發(fā)送模塊發(fā)送應答數(shù)據(jù)等多項任務。收到一個校驗無誤的命令幀后，控制讀取接收緩存區(qū)RAM1中數(shù)據(jù)，比照Modbus幀格式解析命令幀含義，通過對外數(shù)據(jù)、地址等接口完成對雙口RAM的讀寫操作；解析及操作完畢后，控制應答幀組幀過程，將應答數(shù)據(jù)依次寫入RAM2發(fā)送緩存區(qū)，全部寫入后，將CRC生成模塊中CRC_16校驗值按低位在前高位在后順序，依次存放到發(fā)送緩存的下兩個地址位置處，此時應答幀準備完畢；控制發(fā)出應答幀，依次讀取出發(fā)送緩存區(qū)數(shù)據(jù)(讀脈沖間的時間間隔至少大于串口發(fā)送單個字節(jié)所需時間)，每取出一個數(shù)據(jù)，提供發(fā)送使能脈沖供串口發(fā)送模塊工作，脈寬等于串口發(fā)送單個字節(jié)所需時間，直至應答幀全部發(fā)送完畢。

(7)接收緩存RAM1/發(fā)送緩存RAM2：存儲串口接收模塊收到的字節(jié)數(shù)據(jù)/存儲待發(fā)送的應答幀。

4 性能分析

分析監(jiān)控通信對Soc系統(tǒng)性能的影響，設定一系列參數(shù)如下：時間基數(shù)T(min)、監(jiān)控頻率m(幀/min)、監(jiān)控命令幀平均長度n(byte/幀)、Soc主循環(huán)平均周期k(ms)、通信波特率B(bit/s)、中斷處理指令數(shù)r(條)、查詢語句指令數(shù)s(條)、處理器主頻f(HZ)。針對常用的輪詢監(jiān)控、中斷監(jiān)控，及該文所提出的基于FPGA的DRAM監(jiān)控方法，可按照表1公式計算其監(jiān)控通信過程占用的CPU時間。

對于常用ARM處理器，可例舉部分參數(shù)值f=72M，r=15，s=5。設定其余參數(shù)值T=1，m=100，n=30，k=0.05，B=115200。在當前設定下，計算得出三種監(jiān)控方法對CPU的時間占用百分比，如表1所示。對比應用單一的中斷或輪詢方式，使用該文提出的監(jiān)控方法時，嵌入式系統(tǒng)CPU的利用率得到了明顯的提高。

5 結語

該文提出一種針對嵌入式片上系統(tǒng)的在線監(jiān)控方法。利用FPGA技術設計了輔助監(jiān)控系統(tǒng)，由該系統(tǒng)完成監(jiān)控通信過程中的接收通信命令幀、解析命令幀及組成應答數(shù)據(jù)幀等任務，加快了對通信數(shù)據(jù)的處理速度。SoC有效減少了處理監(jiān)控所需時間，更集中于其控制功能的執(zhí)行，從而獲得更高的實時性。設計工作在Altera公司的QuartusII開發(fā)平臺上采用VHDL語言完成，使用CycoloneII系列芯片作功能驗證，通信系統(tǒng)的Modbus接口與上位機在115200的波特率下收發(fā)正確，雙口RAM內(nèi)數(shù)據(jù)交互穩(wěn)定，達到了預計效果。