CRC循環(huán)冗余校驗的原理與算法及FPGA實現(xiàn)

CRC基本原理

在串行數(shù)據(jù)流的最有效的檢錯方案是CRC(Cyclic Redundancy check)循環(huán)冗余檢驗，CRC循環(huán)冗余校驗最根本的原理就是將原始數(shù)據(jù)除以某個固定的數(shù)，然后所得的余數(shù)就是CRC校驗碼，根據(jù)校驗碼位數(shù)的不同常用的CRC循環(huán)冗余校驗算法有：CRC8、CRC12、CCITT CRC16、ANSI CRC16、CRC32。這次我只實現(xiàn)了CRC8的算法，至于CRC16或CRC32下次再研究。

對于CRC的基本原理我們可以根據(jù)具體的硬件電路圖來理解，通常CRC循環(huán)冗余校驗可以表示為帶有反饋的移位寄存器，移位寄存器的階數(shù)就是CRC字節(jié)的位數(shù)。另一種表示方法是將CRC表示為 X的多項式，X的冪次數(shù)就是CRC字節(jié)相應(yīng)的位數(shù)，系數(shù)為“1”表示相對應(yīng)階數(shù)的寄存器有反饋，系數(shù)為“0”表示無反饋。

計算之前先將移位寄存器全部清零，然后將數(shù)據(jù)一位一位地串行方式輸入移位寄存器，當(dāng)所要計算的有用數(shù)據(jù)最后一位輸入后，此時移位寄存器中的值就是所輸入這段有用數(shù)據(jù)的CRC8校驗值。

我們可以通過CRC8的兩個重要性質(zhì)來驗證我們事先CRC8算法的正確性，這兩個性質(zhì)在接下來的仿真過程中要用到：

1)當(dāng)CRC8的移位寄存器的初始值為八位的數(shù)據(jù)A時，如果將相同的8位數(shù)據(jù)A依次輸入給移位寄存器，寄存器將清零。也可以說成是A除以A余數(shù)為0。

2)當(dāng)CRC8的移位寄存器的初始值為八位的數(shù)據(jù) 時，如果我們將 的反碼 依次輸入給移位寄存器，移位寄存器的結(jié)果將是35H，也就是十進制的53。利用該特性可以對CRC8算法進行驗證。

算法實現(xiàn)

以上所介紹的這種串行移位寄存器的方式主要是幫助我們掌握CRC校驗的基本原理，當(dāng)然實現(xiàn)上也可以用Verilog語言實現(xiàn)這種硬件電路，可想而知這種方式計算起來是相當(dāng)慢的，要1個clk計算1bit。常用的CRC8算法是查找表算法。

該算法是以一次輸入8位數(shù)據(jù)din為單位的，也就是說一個時鐘內(nèi)并行輸入一個字節(jié)數(shù)據(jù)，下一個時鐘即可算出CRC8校驗字節(jié)。利用Verilog語言先定義一個CRC8字節(jié)的寄存器，在CRC8寄存器內(nèi)容的基礎(chǔ)上，利用新輸入的8位數(shù)據(jù)計算新的CRC8字節(jié)來更新CRC8寄存器。如果CRC8寄存器初始值為0，那么輸入8位數(shù)據(jù)后計算得到的CRC8就有256種可能。因此，定義了一個查找表reg [7:0] CRC8_table[255:0]并初始化為如下所示：

下面說下實現(xiàn)該算法的過程：輸入的8位數(shù)據(jù)din即作為查找表CRC8_table的索引i = din，然后執(zhí)行CRC8 《= CRC8_table語句就得到了該字節(jié)的CRC8校驗碼，然而以上過程的前提是CRC8寄存器初始化為0，若CRC8寄存器不為0，那么查找表的索引i 的計算應(yīng)為當(dāng)前CRC8與輸入數(shù)據(jù)的異或，即 i = CRC8^din，然后執(zhí)行語句CRC8 《= CRC8_table就得到了新的CRC8校驗碼。依次循環(huán)處理每個字節(jié)。。。。。。

首先定義了個module

SCLK輸入時鐘，在上升沿對輸入數(shù)據(jù)din[7:0]采集，使能信號EN， 計算結(jié)果CRC8[7:0]

仿真結(jié)果：

1)輸入數(shù)據(jù)依次為：8‘h11 8‘h22 8‘h33 8‘h44 8‘h55 8‘h66 8‘h77 8‘h88 在最后一個字節(jié)的下一個時鐘上升沿得到校驗結(jié)果為8’h7b

2)根據(jù)性質(zhì)一，如果我們繼續(xù)輸入8‘h7b，得到的結(jié)果將是8’h00

3)根據(jù)性質(zhì)二，8‘h7b的反碼是8’h84，如果在1)數(shù)據(jù)的基礎(chǔ)上繼續(xù)輸入8’h84，將得到8‘h35，在封裝IP核的過程中我們只需要上一步的.v文件，也就是CRC8_LookupTable.v文件。

1)打開vivado， 點擊 manage IP 創(chuàng)建新IP，如下圖：

2)選擇IP核工程路徑：CRC8_LUT_IP這個文件夾是之前創(chuàng)建的，以后我們所有的創(chuàng)建的文件都在這個文件下，這個路徑很重要

3)點擊finish后，在TOOL下拉菜單選擇Create and Package IP

4)點擊next，選擇Create New AXI4 Peripheral，注意默認的路徑是 CRC8_LUT_IP/managed_ip_project ，這個事錯誤的，如果在這個路徑下的話，在接下來的過程中會遇到錯誤，將路徑改為： CRC8_LUT_IP下

5)添加IP核的詳細信息：

6)更改AXI總線名字，添加4個32位的slv_reg寄存器，其實都是默認的即可

7)選擇Generate Drivers，點擊next，然后finish

8)這樣我們就可以在IP Catalog下搜索CRC，就會找到自己生成的IP核“CRC8_LUT_ip_V1_0”， 然后右鍵選擇Edit in IP Packager，這樣就會打開IP核編輯界面：

9)在flow navigator欄中選擇 add aoirce 添加之前自己編輯的CRC算法的.v文件，即CRC8_LookupTable.v

10)會發(fā)現(xiàn)在工程里一共3個.v文件：

CRC8_LUT_ip_v1_0_S_AXI.v 和 CRC8_LUT_ip_v1_0.v 和剛剛添加的自己的CRC8_LookupTable.v文件，然后需要修改CRC8_LUT_ip_v1_0_s_AXI.v 文件，把我們的IP核掛載到AXI總線上，其實就是一個簡單的例化過程。由于我所創(chuàng)建的IP核不需要和FPGA外部通信，不用分配引腳，只需和AXI總線通信，所以就不用在CRC8_LUT_ip_v1_0_S_AXI.v添加用戶input或者output，只需把slv_reg 0 1 2 3 分別連接到sclk、en、din和CRC8.

由于slv_reg3是一個寄存器型的，所以要定義一個wie型變量CRC8，再連接到slv_reg3，不然綜合會出錯。

11)然后保存，綜合，如果報錯，繼續(xù)修改綜合，知道沒有報錯。

12)綜合完成后，點擊Package IP-CRC8_LUT_ip標簽頁，點擊Categories ，選擇我們的IP核將會出現(xiàn)在IP catalog的哪個類別里面，如果選擇“basic elements” 就會在IP catalog的basic elements類別下找到，如圖

13)添加IP核支持的芯片型號，也就是添加family，因為要在microZed板子上跑，所以要把zynq系列添加進來

14)最后封裝IP，如果我們能在Create archive of IP所示的路徑下找到這個壓縮文件，就說明我們的IP制定成功了~