摘 要： 分析了異步FIFO的結(jié)構(gòu)和關(guān)鍵技術(shù)，在與利用格雷碼作為異步FIFO指針編碼對比的基礎(chǔ)上，提出了一種采用移位碼編碼方式的FIFO，不僅減小了亞穩(wěn)態(tài)出現(xiàn)的概率，也簡化了電路結(jié)構(gòu)，降低了電路面積和功耗，在此基礎(chǔ)上也縮短了電路的關(guān)鍵路徑，工作頻率明顯提升。根據(jù)仿真和綜合結(jié)果顯示，本文設(shè)計的FIFO工作性能穩(wěn)定可靠。
關(guān)鍵詞： 專用集成電路（ASIC）；異步FIFO；移位碼；亞穩(wěn)態(tài)
在現(xiàn)代集成電路設(shè)計中,隨著集成度的不斷提升，常常會遇到數(shù)據(jù)緩存與不同時鐘域之間數(shù)據(jù)傳遞的問題，在不同系統(tǒng)間如不能設(shè)計出有效的接口單元，將會產(chǎn)生數(shù)據(jù)傳輸過程中的復(fù)寫、丟失和無效數(shù)據(jù)的讀入等錯誤，同時亞穩(wěn)態(tài)現(xiàn)象也會出現(xiàn)在不同時鐘域之間的數(shù)據(jù)傳遞過程中。此時，如何實現(xiàn)數(shù)據(jù)高速有效的傳輸并克服跨時鐘域間數(shù)據(jù)傳遞時的亞穩(wěn)態(tài)成為一個關(guān)鍵點問題。由于異步FIFO（First In First Out）能夠有效解決不同傳輸速度和不同時鐘域之間數(shù)據(jù)傳遞的問題，異步FIFO在實際電路中得到廣泛的運用。本文介紹一種基于ASIC的高速異步FIFO的設(shè)計和實現(xiàn)方案。
1 異步FIFO的基本功能和結(jié)構(gòu)
異步FIFO指在不同時鐘域之間，由一個時鐘域?qū)懭?，待寫入?shù)據(jù)穩(wěn)定之后，由另一個時鐘域讀出。圖1為異步FIFO的基本結(jié)構(gòu)框圖，F(xiàn)IFO的存儲單元采用雙端口RAM的解決方式，同步模塊SYNC完成異步讀寫時鐘域之間指針信號的同步過程，將同步前后的指針?biāo)偷絯rfull、rdempty模塊，產(chǎn)生wrfull、rdempty信號，從而構(gòu)成一個完整的FIFO。
表1所示為圖1中各信號的具體意義。
2 異步信號同步的關(guān)鍵問題
在不同時鐘域之間傳遞的信號，由于兩個時鐘之間沒有清楚的相位和頻率關(guān)系，很容易出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象。亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)達到一個可以確認(rèn)的狀態(tài)。當(dāng)一個觸發(fā)器進入亞穩(wěn)態(tài)時，觸發(fā)器會輸出一些中間電平，或者可能處于振蕩狀態(tài)。在數(shù)字電路中，如果將亞穩(wěn)態(tài)信號直接應(yīng)用于后續(xù)的組合邏輯，將會產(chǎn)生難以預(yù)測的結(jié)果。圖2所示為異步時鐘的亞穩(wěn)態(tài)現(xiàn)象，圖中CLK_A和CLK_B為異步時鐘。
亞穩(wěn)態(tài)是不可避免的，但可以采用合適的方法將其降低到一個合適的低概率水平。
首先可以從讀寫地址指針的編碼入手。若采用傳統(tǒng)的二進制計數(shù)，地址指針的每次增加，則有可能出現(xiàn)從全1到全0的所有位的同時跳變，這種情況使得出現(xiàn)亞穩(wěn)態(tài)的概率大大增加。本文將采用一種特殊的編碼方式，使得地址指針的每次增加只會出現(xiàn)一位改變，從而減小亞穩(wěn)態(tài)發(fā)生的概率。
其次可以采用兩級鎖存的辦法。如圖3所示，在一個信號進入另一個時鐘域前，將該信號用兩級觸發(fā)器進行鎖存，即使第一級觸發(fā)器的輸出出現(xiàn)亞穩(wěn)態(tài)，經(jīng)過一個時鐘周期之后，進入第二級觸發(fā)器的信號已經(jīng)穩(wěn)定到一個確定的電平，從而兩級鎖存的輸出可以有效減小亞穩(wěn)態(tài)發(fā)生的概率。
3 異步FIFO的具體結(jié)構(gòu)
3.1 讀寫指針
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