Mentor ---ASIC /SOC 設(shè)計(jì)工具介紹

來(lái)源: rickyice"s bolgasic是極其重要的小型化技術(shù)，它有著低成本、高可靠性、高保密性等特點(diǎn)。隨著微電子技術(shù)的發(fā)展，asic的規(guī)模越來(lái)越大，加工工藝已進(jìn)入深亞微米，深亞微米技術(shù)的發(fā)展，集成電路（asic）的規(guī)模越來(lái)越大，集成千萬(wàn)門(mén)的?舷低常⊿oc）已經(jīng)成為現(xiàn)實(shí)。由于soc難以置信的復(fù)雜性，soc的設(shè)計(jì)要求多種技術(shù)領(lǐng)域多方面的專業(yè)技術(shù)知識(shí)。從rtl級(jí)的設(shè)計(jì)描述到ip的內(nèi)嵌，從功能驗(yàn)證到dft，從模擬和混合信號(hào)（ams）仿真到深亞微的物理實(shí)現(xiàn)。無(wú)論是邏輯設(shè)計(jì)還是物理實(shí)現(xiàn)，soc設(shè)計(jì)均要求新的設(shè)計(jì)方法和設(shè)計(jì)手段，貫徹于整個(gè)設(shè)計(jì)過(guò)程中，以降低設(shè)計(jì)的風(fēng)險(xiǎn)。隨著競(jìng)爭(zhēng)的日益加劇，降低設(shè)計(jì)成本、盡快將產(chǎn)品推向市場(chǎng)比以前任何時(shí)期更重要。mentor graphics 提供功能強(qiáng)大的設(shè)計(jì)工具以及良好的技術(shù)服務(wù)和支持，幫助您解決最具挑戰(zhàn)性的最復(fù)雜的soc設(shè)計(jì)和驗(yàn)證所面臨的問(wèn)題。

【設(shè)計(jì)仿真與驗(yàn)證工具】
modelsim ：hdl語(yǔ)言仿真器
是工業(yè)界最優(yōu)秀的語(yǔ)言仿真器，它提供最友好的調(diào)試環(huán)境，支持pc和unix平臺(tái)，是唯一的單一內(nèi)核支持vhdl和verilog混合仿真的仿真器。是作fpga、asic設(shè)計(jì)的rtl級(jí)和門(mén)級(jí)電路仿真的首選，它采用直接優(yōu)化的編譯技術(shù)、tcl/tk技術(shù)、和單一內(nèi)核仿真，編譯仿真速度業(yè)界最快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)ip核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段。全面支持vhdl和verilog語(yǔ)言的ieee 標(biāo)準(zhǔn)，以及ieee vital 1076.4－95 標(biāo)準(zhǔn)，支持c語(yǔ)言功能調(diào)用, c的模型，基于swift的smartmodel邏輯模型和硬件模型。

主要特點(diǎn)：
→ 采用直接編譯結(jié)構(gòu)，編譯仿真速度最快；
→ 單一內(nèi)核無(wú)縫地進(jìn)行vhdl和verilog混合仿真；
→ 與機(jī)器和版本無(wú)關(guān)，便于數(shù)據(jù)移植和庫(kù)維護(hù)；
→ 與機(jī)器無(wú)關(guān)的編譯代碼編于保護(hù)和利用ip；
→ 簡(jiǎn)單易用和豐富的圖形用戶界面，快速全面調(diào)試；
→ tcl/tk用戶可定制仿真器；
→ 完全支持vhdl/verilog國(guó)際標(biāo)準(zhǔn)；
→ 支持眾多的asic和fpga廠家?guī)欤?br>→ 集成的performance analyzer分析性能瓶頸，加速仿真；
→ 集成的code coverage提高整體的驗(yàn)證效率；
→ 與hdl designer series和leonardospectrum一起構(gòu)成完整的hdl asic/fpga設(shè)計(jì)流程。
【sst velocity 靜態(tài)時(shí)序分析工具】
sst velocity靜態(tài)時(shí)序分析工具在大規(guī)模asic的sign-off過(guò)程中扮演著不可或缺的重要角色。它使用的是基于節(jié)點(diǎn)的先進(jìn)專利算法，其獨(dú)有的增量分析功能改變了傳統(tǒng)的迭代調(diào)試過(guò)程：在時(shí)序參數(shù)改變的情況下，它只分析受到影響的設(shè)計(jì)單元，而不是整個(gè)設(shè)計(jì)，這在asic復(fù)雜性迅速上升的情況下非常重要。它無(wú)需繁瑣的設(shè)置就可以對(duì)多時(shí)鐘復(fù)雜系統(tǒng)進(jìn)行自動(dòng)化分析，如：自動(dòng)識(shí)別出多個(gè)時(shí)鐘域、自動(dòng)檢測(cè)分析分頻時(shí)鐘和門(mén)控時(shí)鐘、自動(dòng)檢測(cè)和刪除虛假路徑、精確的偏移計(jì)算等。sst velocity提供了非常友好的使用界面，易學(xué)易用，如： 通過(guò)圖形界面自動(dòng)跟蹤丟失的分析信息的源泉；通過(guò)關(guān)聯(lián)的原理圖，層次圖和報(bào)告窗口快速調(diào)試時(shí)序錯(cuò)誤 ； 可直接讀 入design compiler的文件和庫(kù)模型無(wú)縫集成到標(biāo)準(zhǔn)格式的網(wǎng)表（vhdl ，verilog和edif ， sdf）、使用tcl界面等。
主要特點(diǎn)：
→ 獨(dú)有的增量分析功能，可以大大減少驗(yàn)證調(diào)試時(shí)間；
→ 獨(dú)有的what-if分析可以快速的比較不同的設(shè)計(jì)理念，實(shí)現(xiàn)芯片性能最佳化；
→ 獨(dú)有的自動(dòng)異步時(shí)鐘分析技術(shù)可以大大簡(jiǎn)化多時(shí)鐘復(fù)雜系統(tǒng)的驗(yàn)證工作；
→ 易學(xué)易用，加速了設(shè)計(jì)驗(yàn)證的效率；
→ 開(kāi)放的數(shù)據(jù)接口可以使sst velocity無(wú)縫集成到標(biāo)準(zhǔn)設(shè)計(jì)流程中；
→ 其性能隨電路規(guī)模僅呈線形增長(zhǎng)，這完全可以滿足下一代設(shè)計(jì)的要求

【formalpro 高容量soc設(shè)計(jì)的形式驗(yàn)證工具】
隨著百萬(wàn)門(mén)的soc和asic設(shè)計(jì)的復(fù)雜度越來(lái)越高，設(shè)計(jì)驗(yàn)證要求處理的速度和容量，復(fù)雜度迅速增加，并且要求具有強(qiáng)大的可調(diào)試能力。formalpro提供比仿真快的多的驗(yàn)證方式。它支持rtl和門(mén)級(jí)電路，可以在幾分鐘驗(yàn)證綜合，dft測(cè)試插入，時(shí)鐘樹(shù)綜合，和eco變化，而動(dòng)態(tài)仿真則要數(shù)小時(shí)甚至幾天。不需要仿真向量即可使你充分驗(yàn)證設(shè)計(jì)，當(dāng)發(fā)現(xiàn)區(qū)別時(shí)，formalpro提供強(qiáng)有力的調(diào)試手段確定原因，自動(dòng)對(duì)應(yīng)到相應(yīng)電路，大幅度縮短調(diào)試時(shí)間。
主要特點(diǎn)：
→ 比動(dòng)態(tài)仿真快幾個(gè)數(shù)量級(jí)，縮短產(chǎn)品上市時(shí)間；
→ 高度的覆蓋率使您對(duì)設(shè)計(jì)充滿信心；
→ 標(biāo)準(zhǔn)的vhdl、verilog接口適應(yīng)任何設(shè)計(jì)；
→ 對(duì)門(mén)級(jí)電路不需要額外的庫(kù)；
→ 隨設(shè)計(jì)增大所需內(nèi)存只是線性增加可以驗(yàn)證千萬(wàn)門(mén)設(shè)計(jì)；
→ 不需要重新劃分層次即可對(duì)整個(gè)設(shè)計(jì)驗(yàn)證；
→ 超強(qiáng)的調(diào)試能力，快速診斷設(shè)計(jì)差別并定位和圖形化顯示

【seamless cve: 軟/硬件協(xié)同驗(yàn)證環(huán)境】
seamless cve是mentor graphics推出的嵌入式系統(tǒng)軟/硬件協(xié)同驗(yàn)證解決方案。通常，嵌入式軟件的開(kāi)發(fā)會(huì)滯后于硬件開(kāi)發(fā)，特別是軟/硬件的集成調(diào)試，必須等到物理原型生產(chǎn)出來(lái)以后。所以無(wú)法在設(shè)計(jì)的早期發(fā)現(xiàn)軟/硬件接口之間的問(wèn)題。一旦硬件原型有錯(cuò)，修改后還