基于ARM Cortex-M3核的SoC架構設計及性能分析

摘 要： 主要研究了基于ARM Cortex-M3核的SoC設計方法及不同架構對芯片整體性能的影響。首先從Cortex-M3的結構特點尤其是總線結構特點出發(fā)，分析了基于該核的SoC架構設計的要點。然后通過EEMBC的CoreMark程序，對實際流片的一款Cortex-M3核芯片進行了性能測試，并與STM32F103 MCU的測試結果進行了對比，通過實例說明了不同芯片架構對性能的影響。最后，對影響SoC芯片性能的因素，包括芯片架構、存儲器速度、工藝、主頻等進行了分析和總結。
關鍵詞： 芯片架構；片上系統(tǒng)；Cortex-M3；CoreMark

ARM Cortex系列是ARM公司推出的基于ARMv7架構、使用高性能的Thumb-2指令集的32位嵌入式微處理器核。主要有三種款式，分別是Cortex-A、Cortex-R和Cortex-M。其中Cortex-M系列主要用于低功耗、低成本的嵌入式應用。本文用于SoC（System on Chip）設計的Cortex-M3核便屬于該系列。該處理器核憑借其高性能、低功耗、低成本和開發(fā)方便等特點，受到了各廠商的青睞。STMicroelectronics、NXP Semiconductors、ATMEL等都競相推出各自基于Cortex-M3核的SoC。由于Cortex-M3核的結構與傳統(tǒng)ARM核有很大區(qū)別，因此基于Cortex-M3的SoC架構設計也有與以往不同的特點。不同的架構對芯片整體性能影響很大。本文使用CoreMark對實際芯片作了性能測試，其結果證明了SoC架構對芯片性能的影響。
1 Cortex-M3核SoC架構設計
1.1 總線接口
處理器核對SoC架構最大的影響是其總線接口。傳統(tǒng)的ARM處理器使用單一總線接口。如ARM7處理器采用馮諾依曼結構，指令和數(shù)據(jù)共用一條總線，從而核外部為單總線接口[1]；ARM9雖然使用了哈佛結構，核內部指令總線和數(shù)據(jù)總線分開，但這兩條總線共用同一存儲空間，且在核外共用同一總線接口[2]。使用單一總線接口的弊端是取指和取數(shù)據(jù)無法并行執(zhí)行，效率相對較低。
Cortex-M3的結構如圖1所示。Cortex-M3采用了多總線結構，在核外有ICode、DCode、System三個總線接口[3]。其中，ICode和DCode總線接口使得在地址空間Code區(qū)中的取指和取數(shù)據(jù)分開并行執(zhí)行，而System總線使得在地址空間SRAM區(qū)中的取指和取數(shù)據(jù)使用同一總線接口，無法并行執(zhí)行。

1.2 SoC架構設計
由Cortex-M3的結構特點可以看出，Cortex-M3不適合像傳統(tǒng)ARM處理器那樣將代碼由Flash搬移到RAM來提高效率，那樣反而可能會降低效率（由于SRAM區(qū)中的取指和取數(shù)據(jù)使用同一總線接口）。而Cortex-M3是將代碼和只讀數(shù)據(jù)放在Flash中，程序執(zhí)行時將可讀寫數(shù)據(jù)放在RAM中，從而獲得最高效率。
基于以上考慮，設計Cortex-M3核的SoC時，最好將片上Flash掛接在ICode和DCode總線上，即0x00000000~0x20000000地址空間，如圖2所示，將片上SRAM掛接在System總線上，即0x20000000~0x40000000地址空間。這樣從Flash中取指和取只讀數(shù)據(jù)可以分別通過ICode和DCode總線并行執(zhí)行，提高了Flash的讀取效率。而對SRAM中的數(shù)據(jù)讀寫通過System總線進行。三條總線各自分工，使得SoC性能大大提高。

1.3 自主設計的Cortex-M3核SoC
實驗室自主設計了一款基于Cortex-M3核的SoC，并采用0.18 ?滋m CMOS工藝流片成功。如圖3所示，芯片的片上Flash從0x20000000開始，共256 KB；片上SRAM從0x30000000開始，共96 KB。其架構特點是片上Flash和片上SRAM均處于0x20000000~0x40000000地址空間，即掛接在System總線上，但兩者均可再映射Remap到0地址，即可掛接到ICode和DCode總線上。

默認情況下片上SRAM可Remap到0地址，這意味著SRAM默認擁有0x00000000和0x30000000兩個起始地址。因此，將代碼放在SRAM中時，若從0x00000000地址開始執(zhí)行，則處理器通過ICode和DCode總線來訪問SRAM；若從0x30000000地址開始執(zhí)行，則處理器通過System總線來訪問SRAM。下面將利用這特一點來進行性能分析。
2 性能測試及分析
2.1 CoreMark簡介
傳統(tǒng)的嵌入式微處理器性能測試普遍采用Dhrystone程序，WEICKER R P通過統(tǒng)計程序中常用的操作及其所占比例，構建了一個測試基準，并經(jīng)過多次完善，才得到了Dhrystone程序[4]。但Dhrystone程序本身過于簡單，并不能準確反映處理器運行實際應用程序時的性能。
EEMBC組織自成立之初就打算制定一種能夠代替Dhrystone并能更好地測量嵌入式微處理器性能的標準。但由于EEMBC的程序和認證一般都是收費的，所以其發(fā)布的測試程序一直沒能得到很好的普及。直到其發(fā)布了完全公開和免費的CoreMark程序，才逐漸改變這一局面，并有取代Dhrystone的趨勢。CoreMark是一個雖代碼量小但很復雜的測試程序，通過執(zhí)行應用程序中常用的數(shù)據(jù)結構和算法來測試處理器性能，其內容包括鏈表操作、矩陣運算和CRC校驗等，可以更好地反映處理器運行實際應用程序時的性能。本文采用CoreMark來測試SoC的性能。
2.2 自主設計SoC的性能測試
使用Keil開發(fā)環(huán)境：將CoreMark程序放在芯片的片上SRAM中，分別設置從片上SRAM的兩個起始地址執(zhí)行，其在72 MHz主頻時的測試結果如表1所示。

可見，對于同一片上SRAM存儲器，從0x00000000地址訪問執(zhí)行比從0x30000000地址訪問執(zhí)行時的處理器性能要高出約20%。因此，使用ICode和DCode總線取指和取只讀數(shù)據(jù)比使用System總線性能要高。在今后的設計中將取消Remap，直接將片上Flash放在從0x00000000開始的空間，將片上SRAM放在從0x30000000開始的空間，實現(xiàn)取指、取只讀數(shù)據(jù)、取可讀寫數(shù)據(jù)并行執(zhí)行，從而達到最佳性能。
2.3 STM32F103性能測試
意法半導體的STM32系列MCU是目前市場上最常見的Cortex-M3核SoC之一，該系列中的STM32F103架構如圖4所示[5]。該芯片的片上Flash掛接在ICode和DCode總線上，片上SRAM掛接在System總線上。其中ICode總線直通Flash，而DCode總線和System總線通過一個總線矩陣分別連接到片上Flash和片上SRAM及其余外設。此外，STM32采用了一個64 bit的Flash，并使用了一個2×64 bit的緩沖器，一次可緩存128 bit數(shù)據(jù)，從而大大降低了Flash的訪問頻率，彌補了Flash速度較慢的缺陷，使得取指和取只讀數(shù)據(jù)的速度大大提高。該架構與前述分析基本一致，故可以保證最佳性能。