瑞薩電子推出全新的先進(jìn)低功耗SRAM產(chǎn)品

時(shí)間：2014-04-01 15:22:05

關(guān)鍵字：低功耗瑞薩電子 SRAM 存儲(chǔ)單元

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[導(dǎo)讀]進(jìn)一步擴(kuò)大先進(jìn)低功耗 SRAM 產(chǎn)品陣營(yíng)采用 110 納米工藝技術(shù)實(shí)現(xiàn)高軟錯(cuò)誤免疫能力2013年9月24日，日本東京訊—全球領(lǐng)先的半導(dǎo)體及解決方案供應(yīng)商瑞薩電子株式會(huì)社(TSE：

進(jìn)一步擴(kuò)大先進(jìn)低功耗 SRAM 產(chǎn)品陣營(yíng)采用 110 納米工藝技術(shù)實(shí)現(xiàn)高軟錯(cuò)誤免疫能力

2013年9月24日，日本東京訊—全球領(lǐng)先的半導(dǎo)體及解決方案供應(yīng)商瑞薩電子株式會(huì)社(TSE：6723)，今日推出了 12 款新產(chǎn)品版本的旗艦 SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)產(chǎn)品，這些產(chǎn)品屬于RMLV0416E、RMLV0414E 及 RMLV0408E 系列先進(jìn)低功耗 SRAM(先進(jìn)LP SRAM)。新推出的存儲(chǔ)器設(shè)備擁有高達(dá) 4 兆位(Mb)的密度，并采用極為精密的110 納米(nm)線寬制造工藝。

即將上市的 SRAM 是高級(jí) LPSRAM 的新系列，可提供和瑞薩電子現(xiàn)有150nm工藝的SRAM 產(chǎn)品完全相同的可靠性，包括消除軟錯(cuò)誤(注釋 1)和閂鎖效應(yīng)(注釋 2)。新產(chǎn)品的待機(jī)電流在 25℃ 時(shí)可保證不超過(guò) 2 微安(µA)，這一低功耗工作特性使其適用于有備用電池供電設(shè)備的數(shù)據(jù)存儲(chǔ)。

瑞薩電子的低功耗 SRAM 已被廣泛應(yīng)用于多個(gè)領(lǐng)域，其中包括工業(yè)、辦公、通信、汽車(chē)及消費(fèi)品等等。公司在 2012 年占據(jù)同類產(chǎn)品市場(chǎng)份額第一位(注釋 3)。近期，隨著用戶系統(tǒng)性能和功能的逐步提高，SRAM 已成為了提高整體系統(tǒng)可靠性的關(guān)鍵因素之一。特別是用于存儲(chǔ)系統(tǒng)程序和計(jì)費(fèi)數(shù)據(jù)等重要信息的 SRAM，其必須能夠保證極高水平的可靠性，因此，如何減少因阿爾法輻射和宇宙中子輻射造成的軟錯(cuò)誤成為了此類產(chǎn)品的首要關(guān)注點(diǎn)。

瑞薩電子的先進(jìn) LP SRAM 采用了獨(dú)特的結(jié)構(gòu)，其存儲(chǔ)單元內(nèi)的每個(gè)存儲(chǔ)節(jié)點(diǎn)(注釋 4)均擁有附加的物理電容(注釋 5)，因此具有極高的抗軟錯(cuò)誤能力。通常情況下，出現(xiàn)軟錯(cuò)誤后的處理方式是在 SRAM 或用戶系統(tǒng)中加入內(nèi)部糾錯(cuò)(ECC)電路。但此方法具有一定的局限性， ECC可能無(wú)法應(yīng)對(duì)多個(gè)位元的錯(cuò)誤。相比之下，先進(jìn)的 LP SRAM 采用結(jié)構(gòu)化措施從根本上預(yù)防軟錯(cuò)誤出現(xiàn)。根據(jù)對(duì)目前量產(chǎn)的 150納米先進(jìn)LP SRAM 中系統(tǒng)軟錯(cuò)誤的評(píng)估結(jié)果，在實(shí)際環(huán)境下，此類產(chǎn)品堪稱不存在軟錯(cuò)誤。

此外，SRAM 單元負(fù)載晶體管(P 溝道)為多晶硅 TFT(注釋 6)，堆疊于硅襯底的 N 溝道 MOS 晶體管之上。因此，在硅襯底下方僅形成 N 溝道晶體管。這樣可確保存儲(chǔ)區(qū)內(nèi)不形成寄生晶閘管，并從理論上杜絕閂鎖效應(yīng)。

這些特性使得先進(jìn) LP SRAM 相比使用傳統(tǒng)存儲(chǔ)單元結(jié)構(gòu)的全 CMOS 型(注釋 7)產(chǎn)品可實(shí)現(xiàn)更高水平的可靠性。針對(duì)工廠自動(dòng)化設(shè)備、測(cè)量設(shè)備、智能電網(wǎng)設(shè)備和運(yùn)輸系統(tǒng)等需要嚴(yán)格保證高水平可靠性的應(yīng)用環(huán)境，先進(jìn)LP SRAM 可實(shí)現(xiàn)更優(yōu)秀的性能和可靠性。

此外，先進(jìn)LP SRAM結(jié)合了SRAM多晶硅TFT堆疊技術(shù)和堆疊電容技術(shù)，可有效減少存儲(chǔ)單元體積。例如，110納米的先進(jìn)LP SRAM的單元體積相當(dāng)于使用65納米工藝制造的全CMOS SRAM。

瑞薩電子還計(jì)劃進(jìn)一步擴(kuò)充 110納米SRAM的產(chǎn)品陣營(yíng)，加入8 Mb和64 Mb的110納米產(chǎn)品。

有關(guān)新 SRAM 設(shè)備的主要規(guī)格，請(qǐng)參閱單獨(dú)的說(shuō)明頁(yè)。

(注釋 1)軟錯(cuò)誤：

指在硅襯底被外部阿爾法輻射或中子輻射擊中時(shí)生成電荷，造成存儲(chǔ)數(shù)據(jù)丟失的現(xiàn)象。相比可重現(xiàn)的半導(dǎo)體元件物理故障等硬錯(cuò)誤，軟錯(cuò)誤具有不可重現(xiàn)性，僅需讓系統(tǒng)重寫(xiě)數(shù)據(jù)即可修復(fù)。一般來(lái)說(shuō)，制造工藝越精密，軟錯(cuò)誤的出現(xiàn)率會(huì)越高。

(注釋 2)閂鎖效應(yīng)：

指 CMOS 晶體管的電位阱、硅襯底、P型擴(kuò)散層和N型擴(kuò)散層所形成的NPN或PNP結(jié)構(gòu)(寄生雙極性晶體管)因電源或輸入針腳過(guò)電壓而進(jìn)入開(kāi)啟狀態(tài)，從而造成大電流在電源和地面之間流動(dòng)的現(xiàn)象。

(注釋 3)資料來(lái)源：瑞薩電子。

(注釋 4)存儲(chǔ)節(jié)點(diǎn)：

每個(gè)存儲(chǔ)單元內(nèi)以“高”或“低”電勢(shì)形式存儲(chǔ)信息位的觸發(fā)器電路節(jié)點(diǎn)。

(注釋 5)堆疊電容：

具有兩個(gè)由多晶硅或金屬構(gòu)成的電極的電容器。此類電容器構(gòu)成于硅襯底上 MOS 晶體管的上層，可有效減少存儲(chǔ)單元的面積。

(注釋 6)薄膜晶體管(TFT)：

使用薄膜多晶硅構(gòu)成的晶體管。此元件可用作 SRAM 負(fù)載晶體管，構(gòu)成于硅襯底上 MOS 晶體管的最上層，可有效減少存儲(chǔ)單元的面積。

(注釋 7)全 CMOS 型：

由同一硅襯底表面上共計(jì)六個(gè)P通道MOS晶體管和N通道MOS晶體管所構(gòu)成的SRAM存儲(chǔ)單元結(jié)構(gòu)。其表面積較大，存在閂鎖風(fēng)險(xiǎn)。

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