3D閃存將優(yōu)先于RRAM技術(shù)進入市場

基于金屬氧化物的非揮發(fā)性存儲器 ──電阻式RAM(RRAM)，在11nm節(jié)點前不可能進入市場;在此之前，堆疊式浮閘NAND閃存相對較具潛力，而且很可能會朝向2~4Tbit的獨立型整合芯片發(fā)展，IMEC研究所存儲器研究專案總監(jiān)Laith Altimime說。

Altimime 揭示了閃存發(fā)展藍圖，并展示在17nm節(jié)點采用垂直8層堆疊，從傳統(tǒng)浮閘閃存轉(zhuǎn)換到所謂的SONOS閃存。他聲稱在14nm~11nm節(jié)點堆疊數(shù)量還可增加到16層。而RRAM要進入實際應(yīng)用，也必須擁有類似的堆疊架構(gòu)才能在市場上競爭。SONOS全名為Silicon Oxide Nitride Oxide Silicon(硅-氧-氮化硅-氧-硅)。

IMEC已經(jīng)和主要的存儲器制造商，包括爾必達(Elpida)、海力士 (Hynix)、美光科技(Micro)和三星(Samsung)等，就閃存和后續(xù)的存儲器技術(shù)展開合作。但這份名單中顯然缺少了東芝 (Toshiba)。目前所提出的存儲器晶體管堆疊均為獨立芯片(monolithic)，但未來除了芯片堆疊外，也可能會在封裝階段進行。

IMEC表示，RRAM必須注意11nm節(jié)點后與閃存發(fā)展藍圖的交會點

針對RRAM，IMEC主要瞄準基于鉿/氧化鉿的材料。Altimime表示，他們之前研究過這些材料，目前這些材料展現(xiàn)出非常精確的層狀架構(gòu)設(shè)計，最佳化了DC/AC電氣性能，并具備良好的R-off到R-on比。IMEC也認為它具有良好的開關(guān)機制，這與晶格中的氧空穴(oxygen vacancies)運動有關(guān)。

在今年六月的VLSI技術(shù)研討會中，來自IMEC的研究團隊就SiO2/HfSiO/NiSi材料分析了RRAM的熱絲性能(filament properties)，展示如何依照可藉由量子力學(xué)傳導(dǎo)模型而量化的熱絲性質(zhì)在高電阻狀態(tài)實現(xiàn)最小電流。

在華盛頓的國際電子設(shè)備會議(International Electron Devices Meeting)中，IMEC的研究人員也提出了基于HfO2的RRAM單元，其尺寸小于10nmx10nm，具有HF/HfOx電阻元件 (resistive element)，每位元開關(guān)能量約0.1pJ或更低。其耐受性為5x10^7周期。然而，IMEC還未進行大規(guī)模陣列或RRAM的堆疊設(shè)計。“我們主要是為合作伙伴展示概念。每家公司都會有自己的芯片設(shè)計，”Altimime說。

走向堆疊

RRAM的高讀寫周期數(shù)，是該技術(shù)超越閃存的關(guān)鍵優(yōu)勢──閃存的耐受周期正隨著芯片微縮而減少。在22nm節(jié)點，閃存的耐受周期大約低于10^4。

這也是存儲器廠商競相尋求下一代最新存儲器技術(shù)的主要原因，惠普最近和Hynix宣布2013年底前將推出商用化的憶阻器存儲產(chǎn)品(參閱電子工程專輯報道：“閃存終結(jié)者”憶阻器或于2013年商用化)。

然而，Altimime表示，他對此感到相當驚訝。“你將浮閘推展到極限就意味著3D了。針對16nm浮閘，3D BiCS是可用的，”他指的是東芝所提出的3D NAND閃存選項。

大多數(shù)存儲器制造商都提出了3D閃存架構(gòu)，如東芝和SanDisk的P-BiCS(pipe-shaped bit cost scalable);三星的TCAT(terabit cell array transistor);VSAT(vertical stacked array transistor)和VG(vertical gate)等。

通過整合單芯片的8、16或32層等非揮發(fā)性存儲器元件，平面設(shè)計規(guī)則可以放寬或至少維持在目前的25nm左右，但尺寸仍然超越2D存儲器。事實上，Altimime表示，為達到可接受的良率，平面設(shè)計規(guī)則必須再放寬。層數(shù)愈多，代表設(shè)計愈復(fù)雜，且良率更低。因此，其開發(fā)重點會集中在將各種技術(shù)折衷并最佳化，包括關(guān)鍵尺寸、獨立芯片整合以及多芯片整合，Altimime說。

“從研發(fā)到實際商品化還需要3~4年的時間。我們制訂了工程時間表，我們認為堆疊式閃存將會優(yōu)先，而后可能會是RRAM。”