Reg istered SDRAM在MPC8241系統(tǒng)中的應(yīng)用

摘要 介紹registered sdram的工作原理和接口芯片，以及在mpc8241嵌入式系統(tǒng)中進行registered sdram電路設(shè)計的實例；給出電路原理設(shè)計和pcb布局布線的一般規(guī)則。
關(guān)鍵詞 registeredsdram mpc8241 接口技術(shù) 在嵌入式系統(tǒng)中，傳統(tǒng)的sdram接口電路設(shè)計模式是系統(tǒng)主控芯片直接驅(qū)動所有內(nèi)存芯片的地址／控制信號。當內(nèi)存芯片數(shù)量較多時，這類直接驅(qū)動的設(shè)計會出現(xiàn)因主控芯片的地址／控制信號驅(qū)動能力不足，而導(dǎo)致系統(tǒng)內(nèi)存工作不穩(wěn)定的問題。registered sdram是指具有地ti／控制信號鎖存電路的sdram模塊，特點是系統(tǒng)主控芯片的地址／控制信號不直接驅(qū)動內(nèi)存芯片，而是通過地址／控制信號鎖存電路驅(qū)動內(nèi)存芯片的地址／控制信號。registered sdram模式降低了主控制芯片地址／控制信號直接驅(qū)動的邏輯門數(shù)，同時提高了系統(tǒng)sdram接口電路的負載能力。當系統(tǒng)的內(nèi)存芯片數(shù)量較多時，regis_tered sdram是一種較好的設(shè)計方法。1 reqistered sdram的工作原理
在registered sdram模式下，當主控芯片對sdram芯片進行訪問時，數(shù)據(jù)總線信號(data)要比傳統(tǒng)模式多延遲一個時鐘周期。以主控芯片對sdram芯片進行單字節(jié)寫時的操作時序為例，對兩種模式進行對比說明，其他時序的對比不再詳述。

對比圖1、圖2的時序可知，在主控芯片對sdram總線發(fā)起操作(以cs、cdras同時為低電平的時刻為發(fā)起時間)到數(shù)據(jù)總線(data)的信號(do)有效期間，傳統(tǒng)模式為2個時鐘周期，registered sdram模式為3個時鐘周期。registered sdram模式在硬件電路上采用地址／控制信號，要先經(jīng)過鎖存電路的鎖存再延遲一個時鐘周期輸出的方法，消除這一時鐘周期的差異。 典型registered sdram接口電路由二部分組成：地址／控制信號鎖存電路與時鐘擴展電路。地址／控制信號鎖存電路通常由2片多通道d觸發(fā)鎖存芯片構(gòu)成。該電路將主控芯片sdram接口的控制信號(cs，dqm[o：7]，sdras，sdcas。cke，we)和地址信號(addr)進行鎖存，并將鎖存后輸出的信號與所有內(nèi)存芯片相對應(yīng)的地址／控制信號輸入端連接。鎖存時鐘由時鐘擴展電路產(chǎn)生。在鎖存時鐘的上升沿對地址／控制信號進行鎖存。地址／控制信號鎖存電路的另一功能，是對主控芯片與sdram芯片之間的連接進行電氣隔離，使主控制芯片地址／控制信號直接驅(qū)動的邏輯門數(shù)得到降低，從而提高系統(tǒng)sdram接口電路的驅(qū)動能力。

時鐘擴展電路的功能是對主控制芯片輸出的sdram時鐘進行擴展，即將輸入的一路sdram時鐘信號，擴展為多路同頻時鐘輸出。其中一路輸出時鐘作為反饋時鐘，反饋給時鐘擴展芯片的反饋時鐘輸入端；另外兩路輸出時鐘作為地址／控制信號鎖存電路的鎖存時鐘，分別驅(qū)動2片鎖存芯片；其他輸出時鐘分別輸出給不同的sdram芯片。原則上，每片sdram芯片均有獨立的輸入時鐘。在時鐘擴展電路中，可以通過調(diào)節(jié)各時鐘的對地由容值．對各時鐘間的相關(guān)系進行調(diào)整。

對sdram芯片而言，registered sdram模式的操作時序與傳統(tǒng)模式的操作時序是等同的。這是因為在regigtered sdram模式下，雖然數(shù)據(jù)信號較地址／控制信號延遲1個時鐘周期，但因地址／控制信號要先經(jīng)過鎖存電路的鎖存再延遲1個時鐘周期輸出，因此數(shù)據(jù)信號與地址／控制信號能同時有效到達sdram芯片。這一能同時有效到達的特性與傳統(tǒng)模式的時序特性是相同的。2 registered sdram接口電路芯片簡介
2.1 cdcf2510a
cdcf2510a為ti公司生產(chǎn)的低skew(skew<±125ps)、低抖動(jitte_cyc_cyc<士70 ps)的pll時鐘驅(qū)動器。工作頻率范圍為25～140 mhz。可將1路輸入時鐘擴展為10路同頻輸出時鐘，同時具有輸出時鐘反饋功能。該芯片主要用于sdram接口的時鐘擴展。芯片的內(nèi)部邏輯電路如圖3所示。 圖3所示的clk為輸入時鐘；1y0～1y9為10路輸出擴展時鐘；fbout、fbin分別為反饋時鐘的輸出腳與輸入腳；g為擴展時鐘輸出允許控制腳，高電平有效。

2.2 74alvcf 162835apa
74alvcfl62835apa為多通道d鎖存器。設(shè)計采用fairchild公司的產(chǎn)品。該芯片可同時鎖存18位的輸入信號。在供電電壓為3．o～3．6 v時，鎖存延遲tpd(clk鎖存開始到數(shù)據(jù)輸出有效的時間)最大為3．7 ns。3 registered sdram在mpc8241嵌入式系統(tǒng)中的設(shè)計實現(xiàn)
mpc8241為摩托羅拉公司生產(chǎn)的較高性能32位嵌入式cpu，內(nèi)部主要集成了32位pci總線接口，sdram接口以及可與flash芯片或簡單邏輯接口芯片(如uart控制芯片)等連接的外圍總線。其sdram接口可工作于多種模式。本設(shè)計采用registered sdram模式且對系統(tǒng)提供128 mb內(nèi)存，設(shè)計的sdram