博客園正式支持Verilog語法著色功能

以前在貼Verilog代碼時(shí)，都只能挑C++或者C#的語法著色，但兩者的主題詞畢竟不太一樣，透過dudu的幫助，我將Verilog 2001年的主題詞加上了，現(xiàn)在博客園也能漂亮的顯示Verilog代碼了!!

介紹
以下是個典型的Verilog代碼，現(xiàn)在主題詞都能正確顯示，真是太感動了…。

checksum_task_logic 1個的模塊(
輸入的2         clk，
輸入的3         reset_n，
輸入的4         去，
輸入的5         data_in_ready，
輸入的6 [31 ：0] data_to_process，
輸出的7 [15 ：0個]結(jié)果
8);
9
10 reg        data_in_ready_delay;
11 reg [31 ：0] data_in_reg;
12 reg [31 ：0] sum_reg;
13
14導(dǎo)線[31 ：0] sum_1;
15導(dǎo)線[31 ：0] sum_2;
16導(dǎo)線[31 ：0] sum_3;
17導(dǎo)線[31 ：0] next_sum_reg;
18
上部19 //第一加法器階段(16位)的折疊和下半
20分配sum_1 = data_in_reg [31 ：16] + data_in_reg [15 ：0];
21
22 //第二加法器狀態(tài)(32位) sum_1和以前被存放的總和(sum_reg)
23分配next_sum_reg = sum_1 + sum_reg;
24
在總和記數(shù)器上部(運(yùn)載計(jì)數(shù))和下半的25 //折疊    
26分配sum_2 = sum_reg [31 ：16] + sum_reg [15 ：0];
27
在sum_2上部(可能運(yùn)載)和下半的28 //折疊
29分配sum_3 = sum_2 [31 ：16] + sum_2 [15 ：0];
30
31 //倒置總和(你的補(bǔ)全)結(jié)果的
32分配結(jié)果= {~ (sum_3 [15 ：0])};
33
34 //延遲登記data_in_ready
35 always@ (posedge clk或negedge reset_n)開始
36，如果(reset_n == 1 ' b0)
37     data_in_ready_delay <= 1 ' b0;
38
39     data_in_ready data_in_ready_delay的<=;
40個結(jié)尾// always@
41
42 //給data_in記數(shù)器寫
43 always@ (posedge clk或negedge reset_n)開始
44，如果(reset_n == 1 ' b0)
45     data_in_reg <= 32 ' h00000000;
46
47     data_in_reg <= data_to_process;
48個結(jié)尾// always@
49
50 //給總和記數(shù)器寫下價(jià)值
51 always@ (posedge clk或negedge reset_n)開始
52，如果(reset_n == 1 ' b0)
53     sum_reg <= 32 ' h00000000;
54，如果(去) //清除sum_reg在檢查和演算開始
55     sum_reg <= 32 ' h0000_0000;
56，如果(data_in_ready_delay == 1 ' b1)
57     sum_reg <= next_sum_reg;
58 
59     sum_reg <= sum_reg;
60個結(jié)尾// always@
61
62 endmodule