當前位置:首頁 > 嵌入式 > 嵌入式教程
[導讀]QDR SRAM與Spartan3 FPGA的接口設計

為了滿足當前系統(tǒng)和處理器的生產量需求,更新的靜態(tài)存儲器應運而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網絡系統(tǒng)應用而共同開發(fā)的一種具有創(chuàng)新體系結構的同步靜態(tài)存儲器。

  1 QDR SRAM的介紹及其性能描述

  1.1 QDR的先進性
 

  現(xiàn)有的大部分SRAM都是在PC時期針對高效傳輸PC型單精度輸入輸出數(shù)據而設計的。在大多數(shù)的網絡應用中,SRAM和記憶控制器之間的連續(xù)數(shù)據傳輸是必需的。在這些應用中,存儲器的讀和寫操作之間要進行連續(xù)不斷的變化。在這種情況下標準的同步管道SRAM等單一的輸入/輸出裝置就不能很好地滿足要求。零總線變換SRAM就是一種優(yōu)化了的SRAM類型。它在讀周期與寫周期切換時不需要變換周期,從而使得總線利用率達到了100%。而對大多數(shù)的網絡應用來說,零總線變換SRAM在數(shù)據吞吐量方面的提高還遠遠不夠。QDR的出現(xiàn)則進一步改進了SRAM結構。

  QDR就是指四倍數(shù)據速率SRAM,它是靜態(tài)存儲器的一種,是專為應付帶寬需求極大的應用而設計的體系結構。它在一個時鐘周期內可以高效地傳輸4個字節(jié)的數(shù)據。QDR提供了讀和寫兩個分別獨立的接口,從而滿足了諸如ATM轉換和路由器的性能需求。由于QDR SRAM的結構在數(shù)據訪問時不需要變換周期且數(shù)據吞吐量大幅提高,所以保證了可以對同一地址進行同時訪問。

  QDR又分為兩字突發(fā)結構(CY7C1302)和四字突發(fā)結構(CY7C1304)兩種。這兩種結構的不同就在于每次讀或寫請求的傳輸字數(shù)不同。下面就以CY7C1302為例來詳細介紹QDR的工作原理及其與Spartan3系列FPGA接口設計。CY7C1302是賽普拉斯公司生產的一種QDR SRAM。圖1示出了CY7C1302的結構圖。圖中雖然CY7C1302有了分別獨立的讀寫端口,但是地址總線還是為讀寫端口共用。地址總線的數(shù)據傳輸采用了DDR的傳輸方式,即:地址總線的前半個時鐘周期提供讀操作地址,而后半個時鐘周期提供寫操作地址。也就是在每個時鐘周期可以完成4字的傳輸量。

  

 

  1.2 QDR SRAM的輸入狀態(tài)描述

  QDR SRAM有四個時鐘:K,Kn,C和Cn。K和Kn是用來控制輸入數(shù)據采樣的,C和Cn則是用來控制SRAM數(shù)據輸出的。所有的數(shù)據操作都是在K的上升沿進行的。QDR SRAM有一個簡單的控制結構。兩個控制信號:讀控制信號(RPSn)和寫控制信號(WPSn)分別用來控制SRAM的讀和寫操作的進行。這兩種信號在K的上升沿時刻被采樣。對QDR來說,地址的輸入是讀端口和寫端口所共用的。對于CY7C1302來說,讀操作是在K的上升沿時刻開始進行的,寫操作是在Kn的上升沿時刻開始進行的。即地址總線的前半個時鐘周期提供讀操作的地址,后半個時鐘周期提供寫操作的地址。其數(shù)據線是單向的,在每個循環(huán)周期內可以傳輸兩個字的數(shù)據。

  一個時鐘的上升沿可以使QDR SRAM在同一個時鐘周期內實現(xiàn)對同一地址的讀、寫訪問。這樣QDR就會把寫數(shù)據傳輸?shù)阶x端口以確保把有效的數(shù)據輸出至數(shù)據總線。這樣就保證了數(shù)據的一致性。[!--empirenews.page--]2 低成本解決方案

 

  2.1 用Spartan3作為QDR的存儲控制器

  Spartan3系列FPGA是由Xilinx公司基于成功的Virtex-II FPGA架構而研發(fā)的性價比較高的一種產品。Spartan3器件有如下特點:嵌入式18×18乘法器支持高性能DSP應用;片上數(shù)字時鐘管理(DCM),無需外部時鐘管理器件;分布式的存儲器和SRL16移位寄存器邏輯能夠更高效執(zhí)行DSP功能;18KB 塊RAM,可以用作緩存或是高速緩存;數(shù)字片上終端能夠消除對多個外部電阻器的需求;8個獨立的I/O陣列支持24種不同的I/O標準;Spartan3系列的FPGA獨有的特性可以簡化存儲控制器的設計。圖2是用Spartan3系列FPGA實現(xiàn)的存儲控制器結構圖。

  

 

  該存儲控制器的設計可以在深度擴展模式下實現(xiàn)對四個SRAM的控制。每個QDR SRAM會收到對各自的讀寫端口進行控制的相互獨立的控制信號,而對所有的SRAM來說,地址和數(shù)據端口是共用的。

  存儲控制器是以QDR SRAM工作在單時鐘模式下對其進行控制的,從而可以簡化存儲器接口??刂破鞴ぷ髟?00MHz的時鐘頻率下,允許7.2Gbps的帶寬。存儲控制器有獨立的讀寫狀態(tài)機,存儲控制器的控制是基于兩位指令輸入的形式來實現(xiàn)的。

  2.2 QDR SRAM和Xilinx Spartan3系列FPGA的接口連接

  Spartan3系列的FPGA獨有的特性可以簡化存儲控制器的設計。Spartan3系列產品是業(yè)界成本最低的可編程邏輯電路。在Spartan3系列FPGA中,有DCM(數(shù)字時鐘管理)模塊,可以用來消除內部全局時鐘網絡的時鐘歪斜,或者消除為片外其他系統(tǒng)組成部分提供時鐘的過程中所出現(xiàn)的時鐘歪斜。DCM中的DLL能夠使控制器完成FPGA的片上時鐘和QDR SRAM之間的零時鐘歪斜。除此之外,DCM還提供其他的功能,如相位調解,分頻和倍頻。圖3所示為DCM在存儲控制器設計中的應用。

  

[!--empirenews.page--]2.2.1 時序的實現(xiàn)

 

  該設計的難點就在于如何滿足CY7C1302的時序要求。所有的CY7C1302信號都被寄存在I/O緩沖器以及HSTL緩沖器中。在寫周期的時間里,所有的信號必須滿足那些數(shù)據建立和保持時間的要求。這就意味著必須應付來自Spartan FPGA(時鐘輸出)的傳輸總延遲,板的接線延遲以及QDR的記憶建立時間。所有的延遲總和必須少于寫操作的時間周期,即要求:

  Tco(FPGA)+Tpd(Board)+Tsu(QDR SRAM)實際:

  2.5ns+0.6ns+0.8ns=3.8ns

  可見時鐘輸出時間和QDR的建立時間值分別為2.5ns和0.8ns。因此對板延遲來說有個很充足的時間盈余,QDR存儲器要求必須有0.5ns的保持時間。

  在讀周期時間,數(shù)據必須滿足FPGA的建立和保持時間。

  即:

  Tco(QDR SRAM)+Tpd(Board)+Tsu(Spartan3)實際:

  2.5ns+0.6ns+1.55ns=4.65ns

  Spartan3系列FPGA的建立時間是1.55ns。再加上QDR SRAM的時鐘輸出時間為2.5ns,這些時間要求使得系統(tǒng)工作在100MHz時鐘下就可以有很充足的時間盈余。為確保該控制器的正常工作,必須要求FPGA的可配置邏輯模塊數(shù)不少于100,至少2個數(shù)字時鐘管理模塊,2個全局時鐘緩沖模塊以及119個I/O緩沖模塊。若使用更快速的Spartan3系列FPGA可以使該設計的接口性能得到進一步的提高。

  2.2.2設計的綜合

  經過綜合以后的結果表明:完全控制器的邏輯圖顯示存儲器和它的三路18位總線之間的接口以及主機和雙重36位數(shù)據總線、18位地址總線的接口。Spartan3系列FPGA的內部時鐘工作在200MHz,由于DDR接口在時鐘的上升沿和下降沿均傳輸數(shù)據,所以外部總線的時鐘只需100MHz。來自主機的36位讀數(shù)據通路在內部就被分為兩個18位的部分并分別設置了寄存器鎖存。這兩個寄存器工作在200MHz的時鐘下,在時鐘的上升沿和下降沿都只允許一個寄存器發(fā)送或接收數(shù)據。

  該設計旨在利用低成本的FPGA實現(xiàn)高性能QDR SRAM的接口連接。故選擇了具有低成本與豐富性能的結合Spartan-3系列的FPGA,它能夠以最高的性價比實現(xiàn)完整的系統(tǒng)功能。該接口設計的實際意義更在于,Spartan-3系列FPGA內部具有的可配置I/O單元。因為通過在實現(xiàn)中配置相應選項,可使不同的I/O單元滿足不同的I/O標準,從而使得Spartan-3系列的FPGA在通信領域中應用非常便捷。在該設計中存儲器控制器必須工作在HSTL電壓以便支持存儲器和存儲器控制器的輸入輸出的高速數(shù)據操作。

  除此之外,在可編程的片上系統(tǒng)SOPC(System On Programmable Chip)中,為了簡化系統(tǒng)的結構,提高系統(tǒng)的整體性能,必須接入外部存儲器。SOPC技術的目標就是試圖將盡可能大而完整的電子系統(tǒng)在單一FPGA中實現(xiàn)。這就必須在FPGA芯片上外接存儲器以用來存儲FPGA所要處理的數(shù)據或者在進行數(shù)據交換時用來對數(shù)據進行暫存以及輔助完成一些其他功能。SOPC的發(fā)展使得該設計的應用進一步推廣。

本站聲明: 本文章由作者或相關機構授權發(fā)布,目的在于傳遞更多信息,并不代表本站贊同其觀點,本站亦不保證或承諾內容真實性等。需要轉載請聯(lián)系該專欄作者,如若文章內容侵犯您的權益,請及時聯(lián)系本站刪除。
換一批
延伸閱讀

9月2日消息,不造車的華為或將催生出更大的獨角獸公司,隨著阿維塔和賽力斯的入局,華為引望愈發(fā)顯得引人矚目。

關鍵字: 阿維塔 塞力斯 華為

加利福尼亞州圣克拉拉縣2024年8月30日 /美通社/ -- 數(shù)字化轉型技術解決方案公司Trianz今天宣布,該公司與Amazon Web Services (AWS)簽訂了...

關鍵字: AWS AN BSP 數(shù)字化

倫敦2024年8月29日 /美通社/ -- 英國汽車技術公司SODA.Auto推出其旗艦產品SODA V,這是全球首款涵蓋汽車工程師從創(chuàng)意到認證的所有需求的工具,可用于創(chuàng)建軟件定義汽車。 SODA V工具的開發(fā)耗時1.5...

關鍵字: 汽車 人工智能 智能驅動 BSP

北京2024年8月28日 /美通社/ -- 越來越多用戶希望企業(yè)業(yè)務能7×24不間斷運行,同時企業(yè)卻面臨越來越多業(yè)務中斷的風險,如企業(yè)系統(tǒng)復雜性的增加,頻繁的功能更新和發(fā)布等。如何確保業(yè)務連續(xù)性,提升韌性,成...

關鍵字: 亞馬遜 解密 控制平面 BSP

8月30日消息,據媒體報道,騰訊和網易近期正在縮減他們對日本游戲市場的投資。

關鍵字: 騰訊 編碼器 CPU

8月28日消息,今天上午,2024中國國際大數(shù)據產業(yè)博覽會開幕式在貴陽舉行,華為董事、質量流程IT總裁陶景文發(fā)表了演講。

關鍵字: 華為 12nm EDA 半導體

8月28日消息,在2024中國國際大數(shù)據產業(yè)博覽會上,華為常務董事、華為云CEO張平安發(fā)表演講稱,數(shù)字世界的話語權最終是由生態(tài)的繁榮決定的。

關鍵字: 華為 12nm 手機 衛(wèi)星通信

要點: 有效應對環(huán)境變化,經營業(yè)績穩(wěn)中有升 落實提質增效舉措,毛利潤率延續(xù)升勢 戰(zhàn)略布局成效顯著,戰(zhàn)新業(yè)務引領增長 以科技創(chuàng)新為引領,提升企業(yè)核心競爭力 堅持高質量發(fā)展策略,塑強核心競爭優(yōu)勢...

關鍵字: 通信 BSP 電信運營商 數(shù)字經濟

北京2024年8月27日 /美通社/ -- 8月21日,由中央廣播電視總臺與中國電影電視技術學會聯(lián)合牽頭組建的NVI技術創(chuàng)新聯(lián)盟在BIRTV2024超高清全產業(yè)鏈發(fā)展研討會上宣布正式成立。 活動現(xiàn)場 NVI技術創(chuàng)新聯(lián)...

關鍵字: VI 傳輸協(xié)議 音頻 BSP

北京2024年8月27日 /美通社/ -- 在8月23日舉辦的2024年長三角生態(tài)綠色一體化發(fā)展示范區(qū)聯(lián)合招商會上,軟通動力信息技術(集團)股份有限公司(以下簡稱"軟通動力")與長三角投資(上海)有限...

關鍵字: BSP 信息技術
關閉
關閉