采用FPGA和VHDL語言的多按鍵狀態(tài)識別系統(tǒng)

這里提出一種利用FPGA的I/0端口數(shù)多和可編程的特點，采用VHDL語言的多按鍵狀態(tài)識別系統(tǒng)，實現(xiàn)識別60個按鍵自由操作，并簡化MCU的控制信號。

　　2 系統(tǒng)設計方案

　　FPGA是一種可編程邏輯器件，它具有良好性能、極高的密度和極大的靈活性，外圍電路簡單可靠等特性。因此，該系統(tǒng)設計是由MCU、FPGA、按鍵等部分組成。60路按鍵信號進入FPGA單元，以供數(shù)據(jù)采集;FPGA處理采集到的數(shù)據(jù)信號，編碼后寫入內(nèi)部FIFO。MCU通過I/O端口提取FIFO中的數(shù)據(jù)。模塊通過電源接口向各個部分供電。其系統(tǒng)設計原理框圖如圖l所示。

　　2.1 FPGA配置電路

　　FPGA采用Altera公司EPF10K30ATC144，該器件內(nèi)核采用3.3 V供電，端口電壓為3.3V可承受5 V輸入高電平，其工作頻率高達100 MHz;有102個可用I/0端口，每個端口輸入電流最高達25 mA，輸出電流達25 mA;l728個邏輯單元(Les)，12 288 bit的用戶Flash存儲器，可滿足用戶小容量信息存儲，完全滿足系統(tǒng)設計要求。

　　由于FPGA基于RAM工藝技術，該器件丁作前需要從外部加載配置數(shù)據(jù)，需要一個外置存儲器保存信息，采用可編程的串行配置器件EPC2.其供電電壓為3.3 V。OE和nCS引腳具有內(nèi)部用戶可配置上拉電阻。FPGA的DCLK、DATA0、nCONFIG引腳信號均來自EPC2。系統(tǒng)上電后，首先FPGA初始化，nSTATUS、CONF_DONE置為低電平。nSTATUS置為低電平后復位，此時EPC2的nCE為低電平，因此選取EPC2，從而數(shù)據(jù)流從DATA引腳輸入到FPGA的DATAO引腳。配置完成后，F(xiàn)PGA將CONF_DONE置為高電平，而EPC2將DATA引腳置為高阻態(tài)。其FPGA配置電路如圖2所示。

2.2 按鍵電路

　　圖3為一路按鍵電路，共60個按鍵(i=1～60)。由于外界環(huán)境復雜，按鍵引線長達6 m，保護二極管VDi：在外界干擾信號大于VCC時導通起到保護FPGA的作用。電阻Ri上拉限流，按鍵未閉合狀態(tài)下FPGA輸入引腳始終處于高電平。

　　3 FPGA內(nèi)部邏輯設計

　　FPGA內(nèi)部功能分為掃描模塊、編碼模塊、控制模塊以及同步FIFO RAM模塊，如圖4所示。

　　圖4中，K1~K60為60個按鍵的輸入端，Scan為工作模式選擇信號，Ready為讀準備好信號，RdClk為讀時鐘信號，Data[7：0]為數(shù)據(jù)輸出，ModCtr為編碼模式控制信號，F(xiàn)IFOWEn為FIFO RAM寫使能信號，F(xiàn)IFOIn為FIFO RAM數(shù)據(jù)輸入，State為按鍵狀態(tài)掃描信號。其工作原理為：掃描模塊周期掃描按鍵狀態(tài)，其結果送入編碼模塊;編碼模塊根據(jù)模式控制信號ModCtr選擇編碼方式編碼，將其結果送入FIFO RAM;控制模塊產(chǎn)生對FIFO RAM的讀取控制信號;MCU可通過Readv、RdClk控制信號讀取Data[7：0]數(shù)據(jù)線上的按鍵編號和狀態(tài)數(shù)據(jù)。

　　3.1 掃描模塊

　　掃描模塊主要完成掃描按鍵狀態(tài)輸入和按鍵的軟件去抖動。掃描按鍵狀態(tài)輸入是以5 m8為周期掃描60個輸入引腳，將其結果存入60個兩位狀態(tài)移位寄存器。其代碼為：

　　按鍵去抖有硬件和軟件2種實現(xiàn)方式。為了節(jié)省成本，充分發(fā)揮FPGA器件的功能，該系統(tǒng)設計采用軟件去抖。圖5為軟件去抖動流程。圖中State為2位狀態(tài)移位寄存器，初始值為0，TimeDelay為延時計數(shù)器。

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　軟件去抖動過程說明：對狀態(tài)寄存器的2位數(shù)值做異或運算，即m=State_1 Xor State_2。若m=l，說明按鍵有動作，則令TimeDelay=1，啟動延時計數(shù);若m=O，表明按鍵處于去抖延時或者平穩(wěn)狀態(tài)。這時判斷TimeDelay，若TimeDelay=0，則按鍵處于平穩(wěn)狀態(tài);若0MaxDelay時說明按鍵已經(jīng)平穩(wěn)，將結果送入編碼器模塊。軟件去抖關鍵代碼如下：