設計的復雜性、上市時間以及成本的壓力需要EDA工具提供高
容量、高性能的數(shù)字集成設計能力以及高度的可預測性、可靠性驗證。
這樣一方面可以幫助客戶實現(xiàn)更先進產(chǎn)品的設計，另一方面能夠規(guī)避
產(chǎn)品設計的制造風險，縮短產(chǎn)品上市時間。
沒有EDA工具的幫助，設計公司想做低功耗產(chǎn)品是很難的。用低
功耗的流程來做設計，產(chǎn)品至少可以減少50%的功耗。3年前我們把低
功耗的實踐加以總結(jié)，正式形成了一套理論，把我們自己的工具各個
環(huán)節(jié)全部做在一起，整合起來，形成了一整套低功耗技術(shù)。同時我們
也與產(chǎn)業(yè)鏈、設計鏈的公司合作，把整個低功耗的一套方法和這些公
司交流，比如IP公司ARM和代工廠中芯國際，我們都與他們保持密切
合作。我們把業(yè)界的伙伴聯(lián)合起來，一起來解決低功耗的問題，這是
一個產(chǎn)業(yè)化的模式。
低功耗是把我們整個工具的結(jié)構(gòu)改變，而不是簡單地加一項進去，
單純加一項進去可能會改變時序，會影響它的功能。因此，芯片的功
能、時序、功耗這三個方面要一起考慮。而且功耗不是只在后端物理
實現(xiàn)的時候才考慮，在前端做功能性設計、結(jié)構(gòu)性設計和邏輯性設計
的時候也要考慮。我們起步比較早，目前在一些比較先進的低功耗芯
片市場我們的份額非常高，大家都用Cadence的產(chǎn)品做一些比較先進
的低功耗芯片。
我們的工具之所以可以實現(xiàn)低功耗，是因為在做邏輯設計和物理
設計時，有關低功耗的功能就已經(jīng)設計在工具里，邏輯集成、數(shù)據(jù)布
線、仿真等都有低功耗的特征在里面，這是一個趨勢。我們在3年前
推出了CPF(通用功率格式)的最早版本，CPF是一種方法，我們把它應
用到工具里面。
Cadence Encounter最新的數(shù)字IC設計平臺7.1版在Encounter 6.2
版的基礎上增加了許多業(yè)內(nèi)領先的功能，把客戶從復雜設計的困擾
中解放出來，能夠?qū)Ｗ⒂谒麄兊暮诵母偁幜ΑO計創(chuàng)新之中。
此外，Cadence設計系統(tǒng)公司最近宣布推出C-to-Silicon Compiler
（編譯器），這是一種高端綜合產(chǎn)品，能夠讓設計師在創(chuàng)建和復
用系統(tǒng)級芯片IP的過程中，將生產(chǎn)力提高10倍。這種重要的新功能對
于開發(fā)新型SoC（系統(tǒng)級芯片）和系統(tǒng)級IP，用于消費電子、無線和
有線網(wǎng)絡市場的公司尤其可貴。通過與合作伙伴開發(fā)相關產(chǎn)品證實，
C-to-Silicon Compiler可提高設計質(zhì)量，減少設計時間。
針對半導體工藝技術(shù)不斷提高，Cadence新工具能也能適應32納
米設計，但后續(xù)工程如布線等要求不同，需要與Cadence后續(xù)工具結(jié)
合。同時為保證最好的性能，此款新工具最好能與Cadence其他工具
結(jié)合，因為Cadence進行了全盤優(yōu)化，若與其他公司工具結(jié)合，可能
需要多花一些時間進行優(yōu)化。
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