搶攻FinFET設(shè)計(jì)商機(jī)　益華發(fā)布新Virtuoso平臺

  益華(Cadence)針對28奈米以下制程及鰭式場效電晶體(FinFET)制程發(fā)布最新版Virtuoso布局(Layout)設(shè)計(jì)套件，該套件具備電子意識設(shè)計(jì)(Electrically Aware Design, EAD)功能，可以協(xié)助行動裝置積體電路(IC)設(shè)計(jì)商縮短產(chǎn)品設(shè)計(jì)周期并提高客制IC效能。

益華客制IC與仿真產(chǎn)品管理資深團(tuán)隊(duì)總監(jiān)Wilbur Luo指出，Virtuoso設(shè)計(jì)平臺目前已有75%的市占，而先進(jìn)制程對于該設(shè)計(jì)平臺的高需求將助益其市占持續(xù)擴(kuò)張。

益華客制IC與仿真(Simulation)產(chǎn)品管理資深團(tuán)隊(duì)總監(jiān)Wilbur Luo表示，半導(dǎo)體制程由28奈米演進(jìn)至16/14奈米FinFET制程的過程中，IC設(shè)計(jì)商會面臨愈來愈嚴(yán)重的電致遷移(Electromigration, EM)問題以及布局依賴效應(yīng)，加上先進(jìn)制程設(shè)計(jì)規(guī)則多且復(fù)雜，將導(dǎo)致IC設(shè)計(jì)工程師在設(shè)計(jì)和驗(yàn)證數(shù)十億電晶體的同時(shí)，也面臨龐大的上市時(shí)程壓力。

為協(xié)助客戶順利克服FinFET制程挑戰(zhàn)，益華發(fā)表新Virtuoso設(shè)計(jì)套件，該套件可針對電致遷移問題，在工程師繪制布局時(shí)提出分析及警告，讓工程師即時(shí)更正其設(shè)計(jì);此外，Virtuoso設(shè)計(jì)套件亦具備在類比設(shè)計(jì)環(huán)境的仿真過程中擷取電流、電壓資訊，并傳送至布局環(huán)境的能力。

另一方面，Virtuoso設(shè)計(jì)套件可實(shí)現(xiàn)部分布局(Partial Layout)功能，亦即工程師可直接在布局設(shè)計(jì)過程中即時(shí)電子化分析、模擬、驗(yàn)證內(nèi)部連結(jié)，以確保其布局架構(gòu)正確。該設(shè)計(jì)功能讓工程師減少其設(shè)計(jì)往返(Iteration)時(shí)間，以及避免其晶片過度設(shè)計(jì)(Over Design)，進(jìn)而導(dǎo)致耗電高、影響晶片效能，及占位空間增加等問題。

Luo指出，博通(Broadcom)已于28奈米制程實(shí)際使用Virtuoso布局套件，而其通訊晶片在提高效能表現(xiàn)與縮小尺寸之余，更受惠于Virtuoso部分布局功能，而較上一代晶片縮短30%的設(shè)計(jì)時(shí)程。他認(rèn)為，未來IC設(shè)計(jì)商在FinFET制程世代將面臨更嚴(yán)峻的挑戰(zhàn)，而Virtuoso設(shè)計(jì)套件的角色也將更加吃重。

另一方面，臺積電也宣布將擴(kuò)大與益華在Virtuoso設(shè)計(jì)平臺上的合作關(guān)系，以設(shè)計(jì)和驗(yàn)證其先進(jìn)制程矽智財(cái)(IP)，同時(shí)，臺積電亦將以SKILL為基礎(chǔ)的制程設(shè)計(jì)套件(PDKs)擴(kuò)大應(yīng)用于16奈米制程，以實(shí)現(xiàn)Virtuoso設(shè)計(jì)平臺的色彩意識布局(Color-aware Layout)、先進(jìn)繞線(Advanced Routing)、自動對準(zhǔn)(Auto-alignment)等功能。