Stratix 10：信號(hào)處理功能最強(qiáng)大、效率最高的FPGA

FPGA在高度并行、大吞吐量數(shù)字信號(hào)處理(DSP)應(yīng)用方面享有很好的聲譽(yù)。過(guò)去幾代FPGA器件一直穩(wěn)定的增強(qiáng)這方面的特性。但是，很少有一種革命性的而不是漸進(jìn)式的新產(chǎn)品出現(xiàn)。Altera新的Stratix® 10 FPGA和SoC系列便是這類產(chǎn)品。Stratix 10器件的定點(diǎn)性能高達(dá)23 TMAC，單精度浮點(diǎn)性能達(dá)到每秒10萬(wàn)億次浮點(diǎn)運(yùn)算(TFLOPS)，使得這些器件成為性能最好的DSP器件，而功耗只是其他可選方案的一小部分，例如圖形處理單元(GPU)和專用DSP。與競(jìng)爭(zhēng)GPU解決方案相比，Stratix 10客戶實(shí)際設(shè)計(jì)的每秒十億次浮點(diǎn)運(yùn)算(GFLOPS)/瓦提高了一個(gè)數(shù)量級(jí)。

這一新器件結(jié)合了多種創(chuàng)新技術(shù)，在性能上實(shí)現(xiàn)了突破。除了大量的DSP資源之外，Stratix 10器件的密度范圍是500 kLE至5.5 MLE，還包括了大量的片內(nèi)存儲(chǔ)器，所有這些都在一個(gè)單片內(nèi)核架構(gòu)設(shè)計(jì)中，采用了Intel 14 nm三柵極工藝制造——業(yè)界最先進(jìn)的半導(dǎo)體工藝技術(shù)。Stratix 10器件包括突破性的HyperFlexTM內(nèi)核體系結(jié)構(gòu)，與前一代高性能FPGA產(chǎn)品相比，多種應(yīng)用的FPGA設(shè)計(jì)內(nèi)核時(shí)鐘頻率(fMAX)提高了2倍。存儲(chǔ)器和DSP模塊等Stratix 10內(nèi)核硬核模塊，發(fā)揮HyperFlex新體系結(jié)構(gòu)的優(yōu)勢(shì)，設(shè)計(jì)支持1 GHz運(yùn)算。DSP模塊本身繼續(xù)支持18位和27位定點(diǎn)，提供64位累加器，這是所有FPGA中最大的。為進(jìn)一步提高動(dòng)態(tài)范圍，Arria® 10器件系列第一次引入的固有浮點(diǎn)體系結(jié)構(gòu)擴(kuò)展到了Stratix® 10器件系列中，支持使用專用硬核電路的IEEE 754單精度浮點(diǎn)。這一新功能支持設(shè)計(jì)人員以相同的定點(diǎn)性能和功效在浮點(diǎn)中實(shí)現(xiàn)其算法。其實(shí)現(xiàn)不會(huì)對(duì)功耗、面積或者密度有任何影響，也沒(méi)有損失定點(diǎn)特性或者功能。

浮點(diǎn)性能和特性

關(guān)鍵技術(shù)在于Altera第10代FPGA的內(nèi)核。獲得大獎(jiǎng)的Altera精度可調(diào)DSP模塊在每一DSP模塊中包含了一個(gè)單精度加法器和單精度乘法器。在20 nm系列中，現(xiàn)有的中端Arria 10 FPGA性能從140 GFLOPS提升至1.5 TFLOPS。Altera新的14 nm Stratix 10 FPGA系列在這些硬核DSP模塊中內(nèi)置了1萬(wàn)多個(gè)浮點(diǎn)運(yùn)算器，該系列將使用相同的體系結(jié)構(gòu)，這是一個(gè)器件中有史以來(lái)最強(qiáng)的浮點(diǎn)計(jì)算并行能力。

另一創(chuàng)新是DSP模塊性能。采用Stratix 10器件，所有定點(diǎn)模式工作保持在1 GHz頻率，所有浮點(diǎn)模式保持在800 MHz頻率。如此高的時(shí)鐘速率結(jié)合14 nm三柵極工藝技術(shù)實(shí)現(xiàn)的高密度DSP模塊，2.8 MLE Stratix 10 FPGA系列型號(hào)的峰值性能達(dá)到了11.5 TMAC (使用預(yù)加器時(shí)，為23 TMAC)和9.3 TFLOPS。功效也是前所未有的——每瓦大約80 GFLOPS，遠(yuǎn)遠(yuǎn)好于競(jìng)爭(zhēng)GPU解決方案。

這一浮點(diǎn)計(jì)算單元包括了乘法器和加法器，與現(xiàn)有精度可調(diào)定點(diǎn)模式實(shí)現(xiàn)了無(wú)縫集成。這提供了1:1的浮點(diǎn)乘法器和加法器，可以獨(dú)立用作乘加器或者乘法累加器。設(shè)計(jì)人員仍然可以在其當(dāng)前設(shè)計(jì)中使用所有定點(diǎn)DSP處理特性，基于優(yōu)異的數(shù)字保真和動(dòng)態(tài)范圍，根據(jù)需要很容易將全部設(shè)計(jì)或者部分設(shè)計(jì)更新到單精度浮點(diǎn)。IEEE 754浮點(diǎn)所有復(fù)雜性都位于DSP模塊的硬核邏輯中，因此，不會(huì)占用可編程邏輯，即使是100%的使用了DSP模塊，浮點(diǎn)也支持定點(diǎn)設(shè)計(jì)中相似的時(shí)鐘速率。

浮點(diǎn)DSP模塊列協(xié)同工作時(shí)也支持特殊矢量模式。這些矢量模式能夠用于支持高性能計(jì)算應(yīng)用中典型的線性代數(shù)函數(shù)，以及更傳統(tǒng)的FPGA功能，例如高度并行的快速傅里葉變換(FFT)或者有限沖擊響應(yīng)(FIR)濾波器等。設(shè)計(jì)的結(jié)構(gòu)增強(qiáng)了每一模塊中浮點(diǎn)乘法器和加法器的使用，支持設(shè)計(jì)人員盡可能將所用Altera® FPGA的性能發(fā)揮到峰值GFLOPS。

Altera提供全面的浮點(diǎn)數(shù)學(xué)函數(shù)集。符合開(kāi)放計(jì)算語(yǔ)言(OpenCL™) 1.2規(guī)范的70多個(gè)math.h庫(kù)函數(shù)針對(duì)新的硬核浮點(diǎn)體系結(jié)構(gòu)進(jìn)行了優(yōu)化。這些函數(shù)利用了FPGA中的硬核存儲(chǔ)器和DSP模塊，幾乎沒(méi)有使用FPGA邏輯。即使在占用了很多資源的FPGA設(shè)計(jì)中，這也確保了連續(xù)、低延時(shí)、高fMAX實(shí)現(xiàn)。

效能優(yōu)點(diǎn)

天然支持浮點(diǎn)功能對(duì)于設(shè)計(jì)人員在FPGA中實(shí)現(xiàn)復(fù)雜的高性能算法非常重要。在構(gòu)建系統(tǒng)之前，在浮點(diǎn)中完成所有算法開(kāi)發(fā)和仿真。如果不能天然支持浮點(diǎn)，完成算法仿真后，通常還需要6到12個(gè)月的投入，在定點(diǎn)實(shí)現(xiàn)中分析、轉(zhuǎn)換并驗(yàn)證浮點(diǎn)算法。設(shè)計(jì)必須首先轉(zhuǎn)換成定點(diǎn)，這就需要在數(shù)值分析和穩(wěn)定性方面有豐富經(jīng)驗(yàn)的工程師。盡管這樣，其實(shí)現(xiàn)的數(shù)字精度也沒(méi)有仿真高。算法中任何的后期更改都必須再次手動(dòng)導(dǎo)出，優(yōu)化系統(tǒng)中定點(diǎn)算法的任何步驟都不會(huì)反映在仿真中。如果系統(tǒng)集成和測(cè)試過(guò)程中出現(xiàn)了問(wèn)題，其原因可能如下：手動(dòng)轉(zhuǎn)換過(guò)程有錯(cuò)誤，數(shù)字精度問(wèn)題，或者算法本身就有問(wèn)題。隔離問(wèn)題會(huì)非常困難。使用Altera浮點(diǎn)FPGA能夠避免所有這些問(wèn)題，或者在很大程度上減輕這些問(wèn)題的影響。

對(duì)比GP-GPU

與Altera浮點(diǎn)FPGA自然產(chǎn)生競(jìng)爭(zhēng)的并不是其他競(jìng)爭(zhēng)FPGA，而是通用圖形處理單元(GP-GPU)。競(jìng)爭(zhēng)FPGA供應(yīng)商的軟核浮點(diǎn)實(shí)現(xiàn)使用了邏輯來(lái)實(shí)現(xiàn)復(fù)數(shù)浮點(diǎn)電路，在面積上效率不高，還不具競(jìng)爭(zhēng)力。同樣相似的是數(shù)年前沒(méi)有硬核乘法器的FPGA，采用DSP模塊與現(xiàn)代FPGA體系結(jié)構(gòu)相競(jìng)爭(zhēng)。

但是，幾年前，GPU供應(yīng)商在計(jì)算單元中應(yīng)用了浮點(diǎn)功能，極大的提高了浮點(diǎn)處理能力，浮點(diǎn)性能超過(guò)了1 TFLOP。這些器件就是GP-GPU，它們不僅僅是圖形引擎，而且還是通用計(jì)算加速器。

被稱為OpenCL的通用設(shè)計(jì)流程可以用在FPGA和GPU上，在算法實(shí)現(xiàn)上有很大的不同。GP-GPU使用了“精細(xì)粒度”體系結(jié)構(gòu)，并行運(yùn)行數(shù)千個(gè)浮點(diǎn)乘加小單元。算法被分成數(shù)萬(wàn)個(gè)線程，數(shù)據(jù)準(zhǔn)備好后，映射到計(jì)算單元中。

Altera FPGA使用了“粗粒度”體系結(jié)構(gòu)，通常將幾千個(gè)計(jì)算單元排列成幾十個(gè)高度并行的結(jié)構(gòu)，在矢量上運(yùn)行。FFT內(nèi)核或者Cholesky分解內(nèi)核就是類似的例子。每一個(gè)內(nèi)核在每一時(shí)鐘周期產(chǎn)生矢量輸出數(shù)據(jù)，矢量寬度是由設(shè)計(jì)人員決定的。

當(dāng)計(jì)算I/O比非常高時(shí)，GP-GPU算法效率較高。而主GPU必須通過(guò)PCI Express® (PCIe®)至GPU鏈路提供數(shù)據(jù)，因此，除非能夠很好的計(jì)算每一數(shù)據(jù)，否則會(huì)沒(méi)有足夠的數(shù)據(jù)提供給GPU。GP-GPU一般有很多庫(kù)，以插件服務(wù)卡的形式提供。

FPGA在高性能計(jì)算方面相對(duì)較新，但是具有競(jìng)爭(zhēng)優(yōu)勢(shì)。首先，由于粗粒度體系結(jié)構(gòu)，數(shù)據(jù)流的處理延時(shí)要比GPU低得多。對(duì)于數(shù)據(jù)中心加速等某些應(yīng)用，或者雷達(dá)處理等嵌入式應(yīng)用，這是很大的優(yōu)勢(shì)。

其次，F(xiàn)PGA的GFLOPS/W性能要優(yōu)于GP-GPU，這在航空電子等環(huán)境惡劣的應(yīng)用中非常關(guān)鍵。這也意味著，對(duì)于所要求的功率預(yù)算，F(xiàn)PGA完成的計(jì)算量一般要多于GP-GPU。

第三，F(xiàn)PGA具有很好的通用性和廣泛的連通性。FPGA能夠直接放在數(shù)據(jù)通路中，處理通過(guò)的數(shù)據(jù)。例如，F(xiàn)PGA可以直接與天線陣輸入連接，完成定點(diǎn)和浮點(diǎn)處理，同時(shí)通過(guò)光纖或者背板鏈路與其他系統(tǒng)組件通信。實(shí)際上，Altera在其OpenCL工具中專門(mén)增加了數(shù)據(jù)流選項(xiàng)，符合OpenCL供應(yīng)商擴(kuò)展要求。

浮點(diǎn)設(shè)計(jì)流程

設(shè)計(jì)人員可以在各種設(shè)計(jì)流程中使用浮點(diǎn)FPGA特性。例如，硬件設(shè)計(jì)人員可能只需要一些浮點(diǎn)算術(shù)函數(shù)或者FFT內(nèi)核，這可以使用目前就有的Altera宏功能和MegaCore®知識(shí)產(chǎn)權(quán)(IP)內(nèi)核。

對(duì)于硬件或者系統(tǒng)工程師，Altera還提供基于模型的流程，使用了其DSP Builder高級(jí)模塊庫(kù)工具。這一工具流程支持工程師完全在MathWorks環(huán)境中進(jìn)行設(shè)計(jì)、仿真并實(shí)現(xiàn)，自然支持線性代數(shù)應(yīng)用的矢量需求。對(duì)于GPU設(shè)計(jì)人員，可以使用OpenCL，這不需要非常熟悉FPGA體系結(jié)構(gòu)。

目前可以提供所有這些工具流程，支持大部分Altera FPGA系列。使用Quartus® II軟件，面向Stratix 10或者Arria 10 FPGA進(jìn)行重新編譯，無(wú)縫映射到硬核浮點(diǎn)DSP模塊中，充分發(fā)揮了天然浮點(diǎn)FPGA的巨大優(yōu)勢(shì)。

致謝

Michael Parker，首席DSP規(guī)劃經(jīng)理，Altera公司。