基于SOPC的通用型JTAG調(diào)試器的設(shè)計(jì)

SOPC技術(shù)的發(fā)展，給仿真器指出了新的發(fā)展方向。所謂SOPC技術(shù)，就是指用可編程技術(shù)將整個(gè)系統(tǒng)放在一塊硅片上。在傳統(tǒng)設(shè)計(jì)中電路級(jí)相互獨(dú)立的各個(gè)系統(tǒng)被集成到一塊FPGA芯片中。
    SOPC的可重用性是一種先進(jìn)的設(shè)計(jì)思想。為了降低用戶的負(fù)擔(dān)，避免重復(fù)勞動(dòng)，將一些在數(shù)字電路中常用但比較復(fù)雜的功能模塊，比如SDRAM控制器等，設(shè)計(jì)成可修改參數(shù)的模塊，用戶在設(shè)計(jì)系統(tǒng)時(shí)可以直接調(diào)用這些模塊。這些特定的功能模塊被稱為IPcore(知識(shí)產(chǎn)權(quán)核)。由于IPcore通常是很成熟的，因此降低了開發(fā)風(fēng)險(xiǎn)。
    本文利用SOPC技術(shù)的特點(diǎn)，設(shè)計(jì)一種通用型調(diào)試器。根據(jù)待調(diào)試目標(biāo)板的CPU型號(hào)，將相應(yīng)的調(diào)試IPcore和其他通用IPcore一起編譯生成一個(gè)嵌入式調(diào)試系統(tǒng)，下載到FPGA上，實(shí)現(xiàn)一個(gè)通用型調(diào)試器。在使用同一個(gè)硬件系統(tǒng)的情況下，可以選擇不同的調(diào)試IPcore來(lái)調(diào)試不同的CPU，而不同的IPcore可以方便的互相替換。該方法在設(shè)計(jì)靈活性、開發(fā)成本、開發(fā)周期、工作性能等方面都具有優(yōu)越性。具體的實(shí)現(xiàn)采用了Cyclone開發(fā)板和Altera開發(fā)套件。

1 JTAG調(diào)試原理
    目前在線仿真調(diào)試器中使用最多的調(diào)試方法都是基于JTAG標(biāo)準(zhǔn)。1986年，聯(lián)合測(cè)試行動(dòng)組發(fā)表了最早的邊界掃描測(cè)試規(guī)范(Boundary Scan Testing)，經(jīng)不斷改進(jìn)，1990年被批準(zhǔn)為IEEE Std 1149．1a標(biāo)準(zhǔn)，簡(jiǎn)稱JTAG標(biāo)準(zhǔn)。現(xiàn)在大多數(shù)復(fù)雜的IC芯片都帶有JTAG調(diào)試接口。本文所討論的調(diào)試方法也基于JTAG標(biāo)準(zhǔn)。下面首先簡(jiǎn)單介紹一下JTAG調(diào)試原理。
    JTAG調(diào)試原理的基礎(chǔ)是邊界掃描測(cè)試。它通過(guò)在芯片的每個(gè)I／0腳附加一個(gè)邊界掃描單元(BoundaryScan Cell，BSC)以及一些附加的測(cè)試控制邏輯來(lái)實(shí)現(xiàn)。每個(gè)BSC有兩個(gè)數(shù)據(jù)通道：一個(gè)是測(cè)試數(shù)據(jù)通道——測(cè)試數(shù)據(jù)輸入TDI(Test Data Input)、測(cè)試數(shù)據(jù)輸出TD0(Test Data 0utput)；另一個(gè)是正常數(shù)據(jù)通道——正常數(shù)據(jù)輸入NDI(Normal Data Input)、正常數(shù)據(jù)輸出ND0(Normal Data Output)。在正常工作狀態(tài)，輸入和輸出數(shù)據(jù)可以自由通過(guò)每個(gè)BSC，正常工作數(shù)據(jù)從NDI進(jìn)，從NDO出。在測(cè)試狀態(tài)，可以選擇數(shù)據(jù)流動(dòng)的通道：對(duì)于輸入引腳，可以選擇從NDI或從TDI輸入數(shù)據(jù)；對(duì)于輸出引腳，可以選擇從BSC輸出數(shù)據(jù)至NDO或至TDO。芯片輸入輸出引腳上的邊界掃描寄存器單元可以相互連接起來(lái)，在芯片周圍形成一個(gè)掃描鏈。利用邊界掃描鏈就可以控制芯片的輸入，觀察芯片的輸出。一般來(lái)說(shuō)，芯片都提供了若干條掃描鏈來(lái)完成測(cè)試功能。例如ARM7TDMI核提供了3條掃描鏈。
    JTAG控制器主要由3部分組成：測(cè)試端口控制器(Test Access Port，TAP)、指令寄存器和數(shù)據(jù)寄存器。其中，TAP控制器是JTAG的核心控制器，需要以下5個(gè)控制信號(hào)：TCK(邊界掃描時(shí)鐘)、TMS(JTAG測(cè)試模式選擇)、TDI(串行邊界掃描輸入數(shù)據(jù))、TDO(串行邊界掃描輸出數(shù)據(jù))和TRST(JTAG測(cè)試邏輯復(fù)位)。正是通過(guò)TAP控制器狀態(tài)的不斷變化，JTAG控制器得以控制CPU的運(yùn)行。TAP控制器的狀態(tài)機(jī)如圖1所示。

2 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
2．1 硬件設(shè)計(jì)與實(shí)現(xiàn)
    本文采用A1tera的FPGA器件實(shí)現(xiàn)了圖2所示的硬件結(jié)構(gòu)。

    上圖列出了所需要的各類IPcore，其中大部分在Altera的開發(fā)包中可以找到，主要包括：
    Nios II／f CPU，50 MHz，Altera提供的免費(fèi)軟核CPU。
    Avalon總線，用于數(shù)據(jù)通信。
    Flash控制器，用于控制和操作Flash芯片。Flash芯片中靜態(tài)存放操作系統(tǒng)、1wIP協(xié)議棧及其他調(diào)試代碼。本系統(tǒng)中使用的Flash芯片為Am29LVl60D，容量為2MB。
    SDRAM控制器，用于控制和操作SDRAM芯片。SDRAM芯片用于動(dòng)態(tài)執(zhí)行調(diào)試程序。本系統(tǒng)中使用的SDRAM芯片為三星公司的K4S640432，容量為8 MB。
    Ethernet控制器，用于控制和操作網(wǎng)卡芯片。仿真器使用這個(gè)以太網(wǎng)口與PC部分的集成開發(fā)環(huán)境通信。本系統(tǒng)中使用的網(wǎng)卡芯片為L(zhǎng)AN91C111。
    ARM7TDMI JTAG IPcore，仿真調(diào)試IPcore，需要自主開發(fā)。其內(nèi)部邏輯用Verilog語(yǔ)言實(shí)現(xiàn)，然后按照Altera IPcore的標(biāo)準(zhǔn)編寫IPcore描述文件，最后掛在三態(tài)總線上，完成全部調(diào)試功能。
    TCK發(fā)生器，TCK脈沖產(chǎn)生邏輯，需要自主開發(fā)。它利用Nios的時(shí)鐘生成TCK信號(hào)，作為時(shí)鐘來(lái)驅(qū)動(dòng)ARM7TDMI JTAG IPcore。它被做成一個(gè)小的功能模塊，通過(guò)PIO與三態(tài)總線通信。
    上述所介紹的IPcore使用Altera公司的開發(fā)工具Quartus II編譯，最后下載到Altera FPGA中。本系統(tǒng)使用的CPGA芯片是Cyclone系列的EPlCl2。該芯片包含12 060個(gè)邏輯單元，具有239 616位RAM，片上集成2個(gè)鎖相環(huán)，最大用戶I／O引腳達(dá)到249個(gè)。
    該硬件結(jié)構(gòu)很好地體現(xiàn)了SOPC的概念，所有的IPcore(包括Altera公司發(fā)布和自主開發(fā)的)集成在一片F(xiàn)PGA上。一個(gè)片上系統(tǒng)就基本包含了在線仿真器的絕大部分功能，任何硬件結(jié)構(gòu)設(shè)計(jì)的變化都在該片F(xiàn)PGA上，這使得通用在線仿真器這個(gè)概念得以實(shí)現(xiàn)。對(duì)其他芯片在線仿真，只需更改ARM7TDMI JTAG IPcore模塊，重新下載到FPGA中，便可以對(duì)另一種處理器芯片進(jìn)行在線仿真。該IPcore用Verilog語(yǔ)言實(shí)現(xiàn)，保存為armjtag．v文件。通過(guò)Quartus II里的SOPC Builder可以將該文件生成組件，再將其加入Nios系統(tǒng)中。器件引腳分配好后，就在Quartus II里全編譯，最后生成ice．pof文件。將該文件通過(guò)編程器燒寫到配置芯片EPCS4里面。這樣硬件系統(tǒng)就完成了。
2．2 軟件設(shè)計(jì)與實(shí)現(xiàn)
    本系統(tǒng)的軟件部分包括2個(gè)模塊：一是PC端的開發(fā)調(diào)試界面，二是調(diào)試器里面的控制程序。2個(gè)模塊通過(guò)TCP／IP協(xié)議通信。
    PC端開發(fā)調(diào)試界面的主要功能是接收用戶的調(diào)試命令，并顯示調(diào)試結(jié)果。這是系統(tǒng)與用戶進(jìn)行交互的唯一方式。開發(fā)調(diào)試界面對(duì)上給用戶提供統(tǒng)一的調(diào)試功能接口，對(duì)下給調(diào)試器提供統(tǒng)一的調(diào)試命令。本系統(tǒng)使用VisualC++開發(fā)。
    調(diào)試器里的控制程序主要功能是將上層用戶調(diào)試命令轉(zhuǎn)換成特定的JTAG指令序列，并控制IPcore將其發(fā)送出去，同時(shí)接收J(rèn)TAG反饋信息并發(fā)送回用戶界面。本系統(tǒng)使用Nios IDE來(lái)開發(fā)。在Nios IDE的工程屬性中加入LwIP和μC／OS組件。主程序首先初始化μC／0S，初始化LwIP協(xié)議棧，再啟動(dòng)μC／OS。所有程序控制放在μC／OS的OSStart()任務(wù)里。該任務(wù)首先建立一個(gè)套接字，然后在死循環(huán)中等待數(shù)據(jù)到來(lái)。當(dāng)收到來(lái)自PC端的調(diào)試命令后，從數(shù)據(jù)包中分離出命令字和參數(shù)，將命令字轉(zhuǎn)換成IPcore需要的調(diào)試命令，通過(guò)Avalon總線將其發(fā)送到IPcore，并等待IPcore工作完成。最后將IPcore傳回的數(shù)據(jù)打包發(fā)回PC端。
    目前提供的通用調(diào)試命令如表1所列。

    在TCP／IP數(shù)據(jù)包中，有效數(shù)據(jù)為12字節(jié)。第1至4字節(jié)是命令代碼，第5至8字節(jié)為命令參數(shù)1，第9到12字節(jié)為命令參數(shù)2。命令參數(shù)1和命令參數(shù)2是否有效取決于命令代碼。主控制程序收到數(shù)據(jù)包后，將命令代碼發(fā)往JTAG IPcore的指令端口地址，并根據(jù)命令代碼向參數(shù)端口地址發(fā)送命令參數(shù)1。如果該命令代碼需要命令參數(shù)2，則在下一個(gè)周期發(fā)送。
    在SOPC的硬件系統(tǒng)設(shè)計(jì)中，所有的外設(shè)都是統(tǒng)一編址。將JTAG IPcore的指令端口地址和參數(shù)端口地址分別設(shè)置成0x00910850和0x00910860，端口位寬為32位。因此在程序里，往IPcore發(fā)送指令只需要往地址0x00910850寫32位數(shù)據(jù)；往IPcore發(fā)送參數(shù)只需要往地址Ox00910860寫32位數(shù)據(jù)。反饋數(shù)據(jù)端口地址設(shè)置成Ox00910870，端口位寬為32位。因此在程序里，讀取JTAG反饋數(shù)據(jù)只需讀取地址0x00910870的32位數(shù)據(jù)。
2．3 JTAG IPcore的實(shí)現(xiàn)
    JTAG IPcore是本調(diào)試器的核心，下面簡(jiǎn)單介紹一下該部分的實(shí)現(xiàn)。
    IPcore的接口如圖3所示。

    該IPcore的對(duì)外接口由兩部分組成：一是與Avalon總線通信的接口部分，即圖中的左邊部分；二是與被調(diào)試CPU通信的接口部分，即圖中的右邊部分。另外，在整個(gè)實(shí)現(xiàn)中，定義了一些重要的寄存器。
    “reg[3000：O]tms，tdo"分別用來(lái)存放完成當(dāng)前操作的tms序列和tdo序列。像訪問存儲(chǔ)器這樣的操作需要很長(zhǎng)的tms序列和tdo序列，因此用了3001位。IPcore每次從這2個(gè)寄存器讀取1位后，就向?qū)?yīng)的引腳發(fā)送數(shù)據(jù)。tdi寄存器只用了134位，因?yàn)椴皇敲總€(gè)tdi輸入對(duì)JTAG調(diào)試都有用。parmreg寄存器用來(lái)存放總線上傳來(lái)的參數(shù)。tdidata寄存器用來(lái)存放從tdi引腳讀取的有效數(shù)據(jù)，將被發(fā)送到Avalon總線。tdicolJnter寄存器用來(lái)對(duì)tdi輸入數(shù)據(jù)計(jì)數(shù)。
    Avalon總線上來(lái)的指令發(fā)送到ins[31：0]端口。在調(diào)試器主程序里判斷指令，做出相應(yīng)的動(dòng)作。當(dāng)IPcore讀取到某個(gè)指令后，根據(jù)命令代碼查找對(duì)應(yīng)的TMS命令序列，找到以后將命令序列送到tms寄存器。同時(shí)，通過(guò)parm[31：O]端口讀取命令參數(shù)，根據(jù)命令參數(shù)生成對(duì)應(yīng)的TDO序列，將其送到tdo寄存器。當(dāng)兩個(gè)寄存器的內(nèi)容準(zhǔn)備好后，在TCK時(shí)鐘的控制下，通過(guò)TMS引腳和TD0引腳分別串行輸出。在TDO引腳輸出的同時(shí)檢測(cè)TDI引腳，并在適當(dāng)時(shí)機(jī)將TDI引腳上的數(shù)據(jù)讀入IPcore，經(jīng)過(guò)處理后發(fā)送回總線。
    由于TMS序列長(zhǎng)度較長(zhǎng)且其對(duì)應(yīng)于各個(gè)調(diào)試命令是固定不變的，因此在本設(shè)計(jì)中，將TMS序列作成一個(gè)表，存放在IPcore里，而不是通過(guò)總線發(fā)送。需要時(shí)，根據(jù)不同的命令代碼來(lái)讀取。這樣可以節(jié)約時(shí)間，提高調(diào)試速度。

結(jié) 語(yǔ)
    本文介紹了一個(gè)基于SOPC的通用調(diào)試器的設(shè)計(jì)方案與實(shí)現(xiàn)過(guò)程。在開發(fā)過(guò)程中，IP復(fù)用、軟硬件協(xié)同設(shè)計(jì)等先進(jìn)的嵌入式設(shè)計(jì)思想對(duì)縮短開發(fā)時(shí)間、降低開發(fā)風(fēng)險(xiǎn)起到了很好的作用。同時(shí)，自主開發(fā)的ARM7TDMIJTAG IPcore和C8051 JTAG IPcore體現(xiàn)了該調(diào)試器的通用性。接下來(lái)還將推出基于ARM其他系列和PowerPC系列的IPcore，本調(diào)試器的應(yīng)用價(jià)值將得到進(jìn)一步提高。