一個(gè)FPGA高手的總結(jié)

     很早之前就想對(duì)這幾個(gè)月工作經(jīng)歷寫的東西，一是作為自己的總結(jié)，二是自己也很想將自己這段時(shí)間的一些經(jīng)歷和大家分享一下，希望對(duì)初學(xué)者而言能使得他們能少走一些彎路。只是公司里的事情很多，最近經(jīng)常加班，所以一直拖到現(xiàn)在。
??能來到這家公司應(yīng)該是一種緣份--緣起NIOS。當(dāng)初三月份altera來我們學(xué)校建立SOPC實(shí)驗(yàn)室的時(shí)候自己還不知道NIOS是什么東西，只是想在altera的FAE講完NIOS后多問他幾個(gè)時(shí)序約束的問題，然后拷一份PPT回去。但是想不到因?yàn)槟且环軳IOS的培訓(xùn)資料，我認(rèn)識(shí)了edacn上的cawan，他給我講了很多NIOS的東西，之后是丁哥在SOC版帖了位NIOS大賽的通知，然后我和隊(duì)友就去報(bào)了名，并去川大參加了NIOS的培訓(xùn)，認(rèn)識(shí)了峻龍的FAE----也是我現(xiàn)在的boss。在這里要謝謝cawan、丁哥、和我一起參加NIOS競(jìng)賽的隊(duì)友劉科以及我的BOSS，是他們讓我有了這一段的經(jīng)歷。在公司里的幾個(gè)月，做的項(xiàng)目其實(shí)不多，但是收獲還是有一些，我覺得收獲最大的是設(shè)計(jì)理念的改變，這也是我這段時(shí)間最想總結(jié)的，我會(huì)在后面逐漸闡述。??
??時(shí)序是設(shè)計(jì)出來的
??我的boss有在華為及峻龍工作的背景，自然就給我們講了一些華為及altera做邏輯的一些東西，而我們的項(xiàng)目規(guī)范，也基本上是按華為的那一套去做。在工作這幾個(gè)月中，給我感觸最深的是華為的那句話：時(shí)序是設(shè)計(jì)出來的，不是仿出來的，更不是湊出來的。 在我們公司，每一個(gè)項(xiàng)目都有很嚴(yán)格的評(píng)審，只有評(píng)審?fù)ㄟ^了，才能做下一步的工作。以做邏輯為例，并不是一上來就開始寫代碼，而是要先寫總體設(shè)計(jì)方案和邏輯詳細(xì)設(shè)計(jì)方案，要等這些方案評(píng)審?fù)ㄟ^，認(rèn)為可行了，才能進(jìn)行編碼，一般來說這部分工作所占的時(shí)間要遠(yuǎn)大于編碼的時(shí)間。 總體方案主要是涉及模塊劃分，一級(jí)模塊和二級(jí)模塊的接口信號(hào)和時(shí)序（我們要求把接口信號(hào)的時(shí)序波形描述出來）以及將來如何測(cè)試設(shè)計(jì)。在這一級(jí)方案中，要保證在今后的設(shè)計(jì)中時(shí)序要收斂到一級(jí)模塊（最后是在二級(jí)模塊中）。什么意思呢？我們?cè)谧鲈敿?xì)設(shè)計(jì)的時(shí)候，對(duì)于一些信號(hào)的時(shí)序肯定會(huì)做一些調(diào)整的，但是這種時(shí)序的調(diào)整最多只能波及到本一級(jí)模塊，而不能影響到整個(gè)設(shè)計(jì)。記得以前在學(xué)校做設(shè)計(jì)的時(shí)候，由于不懂得設(shè)計(jì)時(shí)序，經(jīng)常因?yàn)橛幸惶幮盘?hào)的時(shí)序不滿足，結(jié)果不得不將其它模塊信號(hào)的時(shí)序也改一下，搞得人很郁悶。 在邏輯詳細(xì)設(shè)計(jì)方案這一級(jí)的時(shí)候，我們已經(jīng)將各級(jí)模塊的接口時(shí)序都設(shè)計(jì)出來了，各級(jí)模塊內(nèi)部是怎么實(shí)現(xiàn)的也基本上確定下來了。 由于做到這一點(diǎn)，在編碼的時(shí)候自然就很快了，最重要的是這樣做后可以讓設(shè)計(jì)會(huì)一直處于可控的狀態(tài)，不會(huì)因?yàn)槟骋惶幍腻e(cuò)誤引起整個(gè)設(shè)計(jì)從頭進(jìn)行。 做邏輯的難點(diǎn)在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證剛?cè)ス镜臅r(shí)候BOSS就和我講，做邏輯的難點(diǎn)不在于RTL級(jí)代碼的設(shè)計(jì)，而在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面。目前國(guó)內(nèi)對(duì)可綜合的設(shè)計(jì)強(qiáng)調(diào)的比較多，而對(duì)系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面似乎還沒有什么資料，這或許也從一個(gè)側(cè)面反映了國(guó)內(nèi)目前的設(shè)計(jì)水平還比較低下吧。
?  以前在學(xué)校的時(shí)候，總是覺得將RTL級(jí)代碼做好就行了，仿真驗(yàn)證只是形式而已，所以對(duì)HDL的行為描述方面的語法不屑一顧，對(duì)testbench也一直不愿意去學(xué)--因?yàn)橛X得畫波形圖方便；對(duì)于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)更是一點(diǎn)都不懂了。 到了公司接觸了些東西才發(fā)現(xiàn)完全不是這樣。 其實(shí)在國(guó)外，花在仿真驗(yàn)證上的時(shí)間和人力大概是花在RTL級(jí)代碼上的兩倍，現(xiàn)在仿真驗(yàn)證才是百萬門級(jí)芯片設(shè)計(jì)的關(guān)鍵路徑。仿真驗(yàn)證的難點(diǎn)主要在于怎么建模才能完全和準(zhǔn)確地去驗(yàn)證設(shè)計(jì)的正確性（主要是提高代碼覆蓋），在這過程中，驗(yàn)證速度也是很重要的。 驗(yàn)證說白了也就是怎么產(chǎn)生足夠覆蓋率的激勵(lì)源，然后怎么去檢測(cè)錯(cuò)誤。我個(gè)人認(rèn)為，在仿真驗(yàn)證中，最基本就是要做到驗(yàn)證的自動(dòng)化。這也是為什么我們要寫testbench的原因。在我現(xiàn)在的一個(gè)設(shè)計(jì)中，每次跑仿真都要一個(gè)小時(shí)左右（這其實(shí)算小設(shè)計(jì)）。由于畫波形圖無法做到驗(yàn)證自動(dòng)化，如果用通過畫波形圖來仿真的話，一是畫波形會(huì)畫死（特別是對(duì)于算法復(fù)雜的、輸入呈統(tǒng)計(jì)分布的設(shè)計(jì)），二是看波形圖要看死，三是檢錯(cuò)率幾乎為零。
??那么怎么做到自動(dòng)化呢？我個(gè)人的水平還很有限，只能簡(jiǎn)單地談下BFM（bus function model，總線功能模型）。以做一個(gè)MAC的core為例（背板是PCI總線），那么我們需要一個(gè)MAC_BFM和PCI_BFM及PCI_BM（PCI behavior. model）。MAC_BFM的主要功能是產(chǎn)生以太網(wǎng)幀(激勵(lì)源），隨機(jī)的長(zhǎng)度和幀頭，內(nèi)容也是隨機(jī)的,在發(fā)送的同時(shí)也將其復(fù)制一份到PCI_BM中；PCI_BFM的功能則是仿PCI總線的行為，比如被測(cè)收到了一個(gè)正確幀后會(huì)向PCI總線發(fā)送一個(gè)請(qǐng)求，PCI_BFM則會(huì)去響應(yīng)它，并將數(shù)據(jù)收進(jìn)來；PCI_BM的主要功能是將MAC_BFM發(fā)送出來的東西與PCI_BFM接收到的東西做比較，由于它具有了MAC_BFM的發(fā)送信息和PCI_BFM的接收信息，只要設(shè)計(jì)合理，它總是可以自動(dòng)地、完全地去測(cè)試被測(cè)是否工作正常，從而實(shí)現(xiàn)自動(dòng)檢測(cè)。 華為在仿真驗(yàn)證方面估計(jì)在國(guó)內(nèi)來說是做的比較好的，他們已建立起了比較好的驗(yàn)證平臺(tái)，大部分與通信有關(guān)的BFM都做好了，聽我朋友說，現(xiàn)在他們只需要將被測(cè)放在測(cè)試平臺(tái)中，并配置好參數(shù)，就可以自動(dòng)地檢測(cè)被測(cè)功能的正確與否。 在功能仿真做完后，由于我們做在是FPGA的設(shè)計(jì)，在設(shè)計(jì)時(shí)已經(jīng)基本保證RTL級(jí)代碼在綜合結(jié)果和功能仿真結(jié)果的一致性，只要綜合布局布線后的靜態(tài)時(shí)序報(bào)告沒有違反時(shí)序約束的警告，就可以下到板子上去調(diào)試了。事實(shí)上，在華為中興，他們做FPGA的設(shè)計(jì)時(shí)也是不做時(shí)序仿真的，因?yàn)樽鰰r(shí)序仿真很花時(shí)間，且效果也不見得比看靜態(tài)時(shí)序分析報(bào)告好。 當(dāng)然了，如果是ASIC的設(shè)計(jì)話，它們的仿真驗(yàn)證的工作量要大一些，在涉及到多時(shí)鐘域的設(shè)計(jì)時(shí)，一般還是做后仿的。不過在做后仿之前，也一般會(huì)先用形式驗(yàn)證工具和通過靜態(tài)時(shí)序分序報(bào)告去查看有沒有違反設(shè)計(jì)要求的地方，這樣做了之后，后仿的工作量可以小很多。
??在HDL語言方面，國(guó)內(nèi)語言很多人都在爭(zhēng)論VHDL和verilog哪個(gè)好，其實(shí)我個(gè)人認(rèn)為這并沒有多大的意義，外面的大公司基本上都是用verilog在做RTL級(jí)的代碼，所以還是建議大家盡量學(xué)verilog。在仿真方面，由于VHDL在行為級(jí)建模方面弱于verilog，用VHDL做仿真模型的很少，當(dāng)然也不是說verilog就好，其實(shí)verilog在復(fù)雜的行為級(jí)建模方面的能力也是有限的，比如目前它還不支持?jǐn)?shù)組。在一些復(fù)雜的算法設(shè)計(jì)中，需要高級(jí)語言做抽象才能描述出行為級(jí)模型。在國(guó)外，仿真建模很多都是用System C和E語言，用verilog的都算是很落后的了，國(guó)內(nèi)華為的驗(yàn)證平臺(tái)好像是用System C寫。
??在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)方面，由于我做的設(shè)計(jì)還不夠大，還談不上什么經(jīng)驗(yàn)，只是覺得必須要具備一些計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的知識(shí)才行。劃分的首要依據(jù)是功能，之后是選擇合適的總線結(jié)構(gòu)、存儲(chǔ)結(jié)構(gòu)和處理器架構(gòu)，通過系統(tǒng)結(jié)構(gòu)劃分要使各部分功能模塊清晰，易于實(shí)現(xiàn)。這一部分我想過段時(shí)間有一點(diǎn)體會(huì)了再和大家分享，就先不誤導(dǎo)大家了。??
??規(guī)范很重要
??工作過的朋友肯定知道，公司里是很強(qiáng)調(diào)規(guī)范的，特別是對(duì)于大的設(shè)計(jì)（無論軟件還是硬件），不按照規(guī)范走幾乎是不可實(shí)現(xiàn)的。邏輯設(shè)計(jì)也是這樣：如果不按規(guī)范做的話，過一個(gè)月后調(diào)試時(shí)發(fā)現(xiàn)有錯(cuò)，回頭再看自己寫的代碼，估計(jì)很多信號(hào)功能都忘了，更不要說檢錯(cuò)了；如果一個(gè)項(xiàng)目做了一半一個(gè)人走了，接班的估計(jì)得從頭開始設(shè)計(jì)；如果需要在原來的版本基礎(chǔ)上增加新功能，很可能也得從頭來過，很難做到設(shè)計(jì)的可重用性。
??在邏輯方面，我覺得比較重要的規(guī)范有這些：
??1.設(shè)計(jì)必須文檔化。要將設(shè)計(jì)思路，詳細(xì)實(shí)現(xiàn)等寫入文檔，然后經(jīng)過嚴(yán)格評(píng)審?fù)ㄟ^后才能進(jìn)行下一步的工作。這樣做乍看起來很花時(shí)間，但是從整個(gè)項(xiàng)目過程來看，絕對(duì)要比一上來就寫代碼要節(jié)約時(shí)間，且這種做法可以使項(xiàng)目處于可控、可實(shí)現(xiàn)的狀態(tài)。
??2.代碼規(guī)范。
??a.設(shè)計(jì)要參數(shù)化。比如一開始的設(shè)計(jì)時(shí)鐘周期是30ns，復(fù)位周期是5個(gè)時(shí)鐘周期，我們可以這么寫：
?? parameter CLK_PERIOD = 30;
?? parameter RST_MUL_TIME = 5;
?? parameter RST_TIME = RST_MUL_TIME * CLK_PERIOD;
?? ...
?? rst_n = 1'b0;
?? # RST_TIME rst_n = 1'b1;
?? ...
?? # CLK_PERIOD/2 clk <= ~clk;
?? 如果在另一個(gè)設(shè)計(jì)中的時(shí)鐘是40ns，復(fù)位周期不變，我們只需對(duì)CLK_PERIOD進(jìn)行重
??新例化就行了，從而使得代碼更加易于重用。
?? b.信號(hào)命名要規(guī)范化。
?? 1) 信號(hào)名一律小寫，參數(shù)用大寫。
?? 2) 對(duì)于低電平有效的信號(hào)結(jié)尾要用_n標(biāo)記，如rst_n。
?? 3) 端口