解析基于開(kāi)關(guān)電源驅(qū)動(dòng)的高速ADC設(shè)計(jì)方案

系統(tǒng)設(shè)計(jì)人員正面臨越來(lái)越多的挑戰(zhàn)，他們必須在不降低系統(tǒng)元件(如高速資料轉(zhuǎn)換器)性能的情況下讓設(shè)計(jì)最大程度地實(shí)現(xiàn)節(jié)能。設(shè)計(jì)人員們可能轉(zhuǎn)而採(cǎi)用許多以電池供電的應(yīng)用(如某種手持終端、軟體無(wú)線設(shè)備或可攜式超音波掃描器)，也可能縮小產(chǎn)品的外形尺寸，因而必須尋求減少發(fā)熱的諸多方法。

極大降低系統(tǒng)功耗的一種方法是對(duì)高速資料轉(zhuǎn)換器的電源進(jìn)行最佳化。資料轉(zhuǎn)換器設(shè)計(jì)和製程技術(shù)的一些最新進(jìn)展，讓許多新型ADC可直接由開(kāi)關(guān)電源來(lái)驅(qū)動(dòng)，因而達(dá)到最大化功效的目的。

系統(tǒng)設(shè)計(jì)人員們習(xí)慣在交換式穩(wěn)壓器和ADC之間使用一些低雜訊、低壓降穩(wěn)壓器(LDO)，以清除輸出雜訊和開(kāi)關(guān)頻率突波(請(qǐng)參見(jiàn)圖1)。

圖1：從傳統(tǒng)電源轉(zhuǎn)到最大功效電源。

但是，這種乾凈的電源設(shè)計(jì)代價(jià)是高功耗，因?yàn)長(zhǎng)DO要求壓降余量來(lái)維持正常的執(zhí)行。最低壓降一般為200到500mV，但在一些系統(tǒng)中則可高達(dá)1到2V(例如，ADC的3.3V電壓軌產(chǎn)生自一個(gè)使用LDO的5V開(kāi)關(guān)電源時(shí))。

就一個(gè)要求3.3V電壓軌的資料轉(zhuǎn)換器而言，300mV的LDO壓降增加約10%的ADC功耗。這種效應(yīng)在資料轉(zhuǎn)換器中更加顯著，因?yàn)樗哂懈〉难u程節(jié)點(diǎn)和更低的電源電壓。例如，1.8V時(shí)，相同300mV壓降增加約17%(300mV/1.8V)的ADC功耗。因此，將該鏈路的低雜訊LDO去除可產(chǎn)生巨大的節(jié)能效果。去除LDO還可以降低設(shè)計(jì)板級(jí)空間、熱量以及成本。

本文闡述包括超高性能16位元ADC在內(nèi)的一些TI高速ADC可在ADC性能無(wú)明顯降低的條件下直接透過(guò)交換式穩(wěn)壓器驅(qū)動(dòng)。為了闡述的方便，我們對(duì)兩款不同的資料轉(zhuǎn)換器(一款使用高性能BiCOM技術(shù)(ADS5483)，另一款使用低功耗CMOS技術(shù)(ADS6148)，以進(jìn)行開(kāi)關(guān)電源雜訊的感應(yīng)性研究。本文的其他部份對(duì)所得結(jié)果分別進(jìn)行介紹。

採(cǎi)用BiCOM技術(shù)的ADC

這種製程技術(shù)實(shí)現(xiàn)寬輸入頻率範(fàn)圍下的高訊號(hào)雜訊比(SNR)和高無(wú)突波動(dòng)態(tài)範(fàn)圍(SFDR)。BiCOM轉(zhuǎn)換器一般還具有許多晶片去耦電容器和非常不錯(cuò)的電源抑制比(PSRR)。我們對(duì)ADS5483評(píng)估板(ADS5483EVM)進(jìn)行了電源研究，其具有一個(gè)使用TPS5420交換式穩(wěn)壓器(Sw_Reg)的板上電源;一個(gè)低雜訊LDO(TPS79501);以及一個(gè)外部實(shí)驗(yàn)室電源使用選項(xiàng)。

我們使用圖2所示不同結(jié)構(gòu)實(shí)施了5次實(shí)驗(yàn)，旨在確定ADS5483透過(guò)一個(gè)交換式穩(wěn)壓器直接執(zhí)行時(shí)出現(xiàn)的性能降低情況。

圖 2：使用ADS5483EVM的5次實(shí)驗(yàn)電源結(jié)構(gòu)。

由于ADS5483類比5V電源到目前為止表現(xiàn)出對(duì)電源雜訊的最大感應(yīng)性，因此該研究忽略了3.3V電源的雜訊。ADS5483產(chǎn)品說(shuō)明書(shū)中列出的PSRR支援這種情況：兩個(gè)3.3V電源的PSRR至少高出5V類比電源20dB。

5次實(shí)驗(yàn)的結(jié)構(gòu)變化配置如下：

實(shí)驗(yàn) 1：

一個(gè)5V實(shí)驗(yàn)室電源直接連接到5-V類比輸入，同時(shí)繞過(guò)交換式穩(wěn)壓器(TPS5420)和低雜訊LDO(TPS79501)。使用一個(gè)板上LDO(TPS79633)產(chǎn)生ADS5483低感應(yīng)度3.3V類比及數(shù)位電源的3.3V電壓軌。

實(shí)驗(yàn)2

將一個(gè)10V實(shí)驗(yàn)室電源連接到TPS5420降壓穩(wěn)壓器，其使用一個(gè)5.3V輸出。這樣可為T(mén)PS79501提供一個(gè)300mV 壓降，因而產(chǎn)生一個(gè)5V電壓軌。

實(shí)驗(yàn)3

使用TPS5420，從10V實(shí)驗(yàn)室電源產(chǎn)生一個(gè)5V電壓軌。本實(shí)驗(yàn)中，我們繞過(guò)了TPS79501低雜訊LDO。圖3a顯示，如‘實(shí)驗(yàn)2’連接的LDO較好地減少了交換式穩(wěn)壓器的5.3V輸出峰值電壓。但是，圖3b顯示5VVDDA電壓軌鐵氧體磁珠之后輸出沒(méi)有巨大的差異。

圖3：實(shí)驗(yàn)2(使用LDO)和實(shí)驗(yàn)3(無(wú)LDO)的示波器截圖對(duì)比。

實(shí)驗(yàn) 4

本實(shí)驗(yàn)配置方法與‘實(shí)驗(yàn)3’相同，但去除了TPS5420輸出的RC緩衝器電路，其會(huì)引起高振鈴和大開(kāi)關(guān)頻率突波。

我們可在圖4中清楚的觀察到RC緩衝器電路的影響。

圖4：5VVDDA電壓軌的電源雜訊。

去除LDO并沒(méi)有在鐵氧體磁珠之后表現(xiàn)出明顯的差異，而去除RC緩衝器電路則會(huì)導(dǎo)致更大的清潔5VVDDA 電壓軌電壓峰值進(jìn)入ADC。我們將在稍后詳細(xì)研究RC緩衝器電路的影響。

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實(shí)驗(yàn) 5

將一個(gè)8Ω功率電阻連接到5V電源，類比如現(xiàn)場(chǎng)可程式設(shè)計(jì)閘陣列(FPGA)等額外負(fù)載。TPS5420必須提供更高的輸出電流，并更努力地驅(qū)動(dòng)其內(nèi)部開(kāi)關(guān)，因而產(chǎn)生更大的輸出突波。通過(guò)重復(fù)進(jìn)行‘實(shí)驗(yàn)2’、‘實(shí)驗(yàn)3’和‘實(shí)驗(yàn)4’可以測(cè)試這種配置。

測(cè)量結(jié)果

我們利用輸入訊號(hào)頻率掃描對(duì)比了5個(gè)實(shí)驗(yàn)。先使用135MSPS採(cǎi)樣速率然后使用80MSPS採(cǎi)樣速率對(duì)叁個(gè)ADS5483EVM實(shí)施了這種實(shí)驗(yàn)，均沒(méi)有觀察到巨大的性能差異。

在使用135MSPS採(cǎi)樣速率情況下，SNR和SFDR的頻率掃描如圖5所示。

圖5;10到130MHz輸入頻率掃描。

在10到130MHz輸入頻率下SNR的最大變化約為0.1dB。SFDR結(jié)果也非常接近;在某些輸入頻率(例如：80MHz)下，可以觀測(cè)到下降1至2dB。

5個(gè)實(shí)驗(yàn)的FFT曲線圖對(duì)比(請(qǐng)參見(jiàn)圖6)顯示雜訊底限或突波振幅沒(méi)有出現(xiàn)較大的增加。使用LDO清除開(kāi)關(guān)雜訊使得輸出頻譜看起來(lái)幾乎與乾凈5V實(shí)驗(yàn)室電源完全一樣。

圖6：500kHz偏置突波65k點(diǎn)FFT圖。

去除LDO以后，我們觀測(cè)到從交換式穩(wěn)壓器產(chǎn)生了兩個(gè)突波，其具有一個(gè)來(lái)自10MHz輸入音調(diào)的約500kHz頻率偏置。RC緩衝器電路降低這些突波振幅約3dB，從約-108dBc降到了約-111dBc。這一值低于ADS5483的平均突波振幅，其顯示ADS5483可在不犧牲SNR或SFDR性能的情況下直接由一個(gè)交換式穩(wěn)壓器來(lái)驅(qū)動(dòng)。

RC緩沖器

降壓穩(wěn)壓器輸出能夠以相當(dāng)高的開(kāi)關(guān)速度對(duì)非常大的電壓實(shí)施開(kāi)關(guān)作業(yè)。本文中，將TPS5420的輸入電壓軌設(shè)定為10V，我們可在輸出端觀測(cè)到許多過(guò)衝和振鈴，如圖7a所示。為了吸收一些電源電路電抗能量，我們將RC緩衝電路添加到了TPS5420的輸出(請(qǐng)參見(jiàn)圖7b)。該電路提供了一個(gè)高頻接地通路，其對(duì)過(guò)衝起到了一些阻滯作用。圖7a顯示RC緩衝器降低過(guò)衝約50%，并且?guī)缀跬耆苏疋?。我選用了R=2.2Ω和C=470pF的元件值。穩(wěn)壓器的開(kāi)關(guān)頻率範(fàn)圍可以為500kHz到約6MHz，具體取決于製造廠商，因此可能需要我們對(duì)R和C值進(jìn)行調(diào)節(jié)。這種解決方案的代價(jià)是帶來(lái)一些額外的分流電阻AC功耗(儘管電阻非常小)，其降低穩(wěn)壓器總功效不足1%。

圖7：TPS5420交換式穩(wěn)壓器。

我們將10MHz輸入訊號(hào)標(biāo)準(zhǔn)化FFT圖繪製出來(lái)，以對(duì)比‘實(shí)驗(yàn)1’到‘實(shí)驗(yàn)4’(請(qǐng)參見(jiàn)圖8)。

圖8：‘實(shí)驗(yàn)1’到‘實(shí)驗(yàn)4’的標(biāo)準(zhǔn)FFT圖。

TPS5420的突波在約500kHz偏置時(shí)清晰可見(jiàn)。緩衝器降低突波振幅約3dB，而低雜訊LDO則完全消除了突波。需要注意的是，RC緩衝器(無(wú)LDO)的突波振幅約為-112dBc，遠(yuǎn)低于ADS5483平均突波振幅，因此SFDR性能并未降低。

在‘實(shí)驗(yàn) 5‘中，我們將一個(gè)8Ω功率電阻添加到5-VVDDA電壓軌，旨在模擬電源的重負(fù)載。標(biāo)準(zhǔn)化FFT圖(請(qǐng)參見(jiàn)圖9)并未顯示出很多不同。

圖9：添加 8Ω負(fù)載的標(biāo)準(zhǔn)化FFT圖。

去除RC緩衝器以后，突波增加約4.5dB;其仍然遠(yuǎn)低于平均突波振幅。

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采用CMOS技術(shù)的ADC

當(dāng)關(guān)注如何在保持較佳的SNR和SFDR性能的同時(shí)也盡可能地降低功耗時(shí)，我們一般利用CMOS技術(shù)來(lái)開(kāi)發(fā)高速資料轉(zhuǎn)換器。但是，CMOS轉(zhuǎn)換器的PSRR一般并不如BiCOM ADC的好。ADS6148產(chǎn)品說(shuō)明書(shū)列出了25dB的PSRR，而在類比輸入電源軌上ADS5483的PSRR則為60dB。

ADS6148EVM使用一種板上電源，其由一個(gè)交換式穩(wěn)壓器(TPS5420)和一個(gè)低雜訊、5V輸出LDO(TPS79501)組成，后面是一些3.3V和1.8V電源軌的低雜訊LDO(請(qǐng)參見(jiàn)圖10)。與使用ADS5483EVM的5個(gè)實(shí)驗(yàn)類似，我們使用ADS6148EVM進(jìn)行了下面另外5個(gè)實(shí)驗(yàn)，其注意力只集中在3.3VVDDA電壓軌的雜訊上面。1.8VDVDD電壓軌外置TPS5420實(shí)驗(yàn)顯示對(duì)SNR和SFDR性能沒(méi)有什么大的影響。

圖10：使用ADS6148EVM的5個(gè)實(shí)驗(yàn)電源結(jié)構(gòu)。

實(shí)驗(yàn)6

將一個(gè)5V實(shí)驗(yàn)室電源連接到兩個(gè)低雜訊LDO(一個(gè)使用3.3V輸出，另一個(gè)使用1.8V輸出)的輸入。LDO并未對(duì)實(shí)驗(yàn)室電源帶來(lái)任何有影響的雜訊。

實(shí)驗(yàn)7

將一個(gè)10V實(shí)驗(yàn)室電源連接到TPS5420降壓穩(wěn)壓器，其與一個(gè)5.3V輸出連接，像‘實(shí)驗(yàn)2’連接ADS5483一樣。TPS79501產(chǎn)生了一個(gè)過(guò)濾后的5.0V電壓軌，對(duì)于3.3V輸出和1.8V輸出LDO提供輸入，如圖10所示。

實(shí)驗(yàn)8

所有3.3VVDDA電壓軌LDO均被加以旁路。TPS5420配置為一個(gè)3.3V輸出，該輸出直接連接到3.3VVDDA電壓軌。TPS79601產(chǎn)生1.8VDVDD電壓軌，并透過(guò)一個(gè)外部5V實(shí)驗(yàn)室電源供電。

實(shí)驗(yàn)9

該實(shí)驗(yàn)配置方法與‘實(shí)驗(yàn)8’相同，但去除了TPS5420輸出的RC緩衝器電路。

實(shí)驗(yàn)10

一個(gè)4Ω功率電阻連接到TPS5420的3.3V輸出。這樣做可大幅增加TPS5420的輸出電流，因而類比一個(gè)附加負(fù)載。另外，像‘實(shí)驗(yàn)5’的ADS5483一樣，它帶來(lái)了更高的開(kāi)關(guān)突波和更多的振鈴。

圖11顯示了‘實(shí)驗(yàn)7’、‘實(shí)驗(yàn)8’和‘實(shí)驗(yàn)9’產(chǎn)生的一些3.3VVDDA 輸出波形。有或無(wú)LDO的峰值電壓振幅存在一些差異，但RC緩衝器可降低60%的峰值雜訊。

圖11：鐵氧體磁珠后測(cè)得3.3VVDDA 電壓軌實(shí)驗(yàn)示波器截圖對(duì)比。

測(cè)量結(jié)果

利用輸入訊號(hào)頻率掃描，透過(guò)比較‘實(shí)驗(yàn)6’到‘實(shí)驗(yàn)10’，我們可以研究ADS6148對(duì)電源雜訊的感應(yīng)性。先使用135MSPS然后使用210MSPS的採(cǎi)樣速率(fs)對(duì)叁個(gè)ADS6148EVM進(jìn)行數(shù)次實(shí)驗(yàn)。我們并未探測(cè)到較大的性能差異。

使用135MSPS採(cǎi)樣速率，SNR和SFDR的頻率掃描如圖12所示。高達(dá)300MHz輸入頻率下SNR的最大變化為0.1到0.2dB。但是，一旦移除了RC緩衝器電路，雜訊便極大增加，因而降低SNR約0.5到1dB。

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圖12b顯示了5次ADS6148實(shí)驗(yàn)輸入頻率的SFDR變化。我們并未觀測(cè)到較大的性能降低。

圖12：10到300MHz的輸入頻率掃描。

比較圖13所示FFT圖，我們知道無(wú)RC緩衝器SNR稍微減少的塬因。去除RC緩衝器電路后，在ADS6148輸出能譜中，我們可看到分佈間隔約為500kHz(TPS5420開(kāi)關(guān)頻率)的眾多小突波，如圖13所示。相較于ADS5483，這些小突波更具主導(dǎo)性，并且因?yàn)锳DS6148的固有低PSRR SNR大幅降低。但是，圖13所示FFT圖還顯示添加的RC緩衝器電路較好地彌補(bǔ)了這一不足。

圖13：大批突波的65k點(diǎn)FFT圖。

圖14所示標(biāo)準(zhǔn)化FFT圖顯示交換式穩(wěn)壓器的突波高出ADC平均雜訊層約5到6dB。其非常低，以至于其對(duì)SFDR減少無(wú)法產(chǎn)生影響，但卻明顯地影響了ADC的SNR。

圖14：標(biāo)準(zhǔn)化FFT圖顯示使用RC緩衝器的好處。