Cadence SiP技術(shù)與Allegro Package Designer支持低端IC封裝

全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司日前宣布其Allegro 16.6 Package Designer與系統(tǒng)級封裝(SiP)布局解決方案支持低端IC封裝要求，滿足新一代智能手機(jī)、平板電腦、超薄筆記本電腦的需要。Allegro 16.6 Package Designer 與 Cadence SiP Layout的新功能包括芯片置入腔體的支持，一種能提高效率的全新鍵合線應(yīng)用模式，以及一種晶圓級芯片封裝（WLCSP）功能，為IC封裝設(shè)計提供業(yè)界最全面的設(shè)計與分析解決方案。
“高端與新一代IC封裝設(shè)計的要求越來越高，這驅(qū)使著我們使用創(chuàng)新的設(shè)計工具與技術(shù)才能滿足客戶的需要，”Amkor的產(chǎn)品管理部門副總裁Choon Heung Lee說，“根據(jù)我們對Allegro Package Designer和Cadence SiP Layout的測試，我們希望Cadence的IC封裝設(shè)計解決方案可以幫助我們解決高級封裝設(shè)計日益嚴(yán)峻的挑戰(zhàn)。”

Cadence已經(jīng)有能力通過Allegro工具，解決與小型/輕薄型消費(fèi)電子產(chǎn)品IC封裝有關(guān)的挑戰(zhàn)。Allegro 16.6解決方案支持一種新的數(shù)據(jù)格式，支持腔體，實現(xiàn)功能改進(jìn)，比如DRC與3D查看，支持芯片放置在腔體內(nèi)。全新直觀的鍵合線應(yīng)用模式可通過專注于特定的焊線工藝提升產(chǎn)能。Cadence Allegro套件可實現(xiàn)高效率的WLCSP流程，可讀寫更簡練的GDSII數(shù)據(jù)。全新的高級封裝布線器基于Sigrity技術(shù)，可大大加快封裝的底層互聯(lián)實現(xiàn)。最后，封裝評估、模型提取、信號與功率完整性分析，也是基于Sigrity技術(shù)，都已經(jīng)被集成到Allegro 16.6解決方案。這使得IC封裝設(shè)計中需要確認(rèn)及簽署的分析結(jié)果更加容易和快捷。

“小型/輕薄型消費(fèi)電子產(chǎn)品的設(shè)計挑戰(zhàn)繼續(xù)推動著Cadence頂尖封裝設(shè)計工具的發(fā)展，”Cadence PCB與IC封裝產(chǎn)品營銷部主管Keith Felton說，“除了提供具有物理設(shè)計角度的IC封裝解決方案，Allegro如今也允許客戶分析和檢驗電子產(chǎn)品的高性能、低功耗設(shè)備。這些改進(jìn)減少了設(shè)計時間，加快了上市速度?！?br>
Cadence Allegro的全新改良可實現(xiàn)具有更高可預(yù)測性和有效率的設(shè)計周期。此外，Allegro協(xié)同設(shè)計流程的改良可增強(qiáng)合作，芯片與PCB設(shè)計團(tuán)隊都能提高系統(tǒng)級的表現(xiàn)，降低總體系統(tǒng)成本。

供應(yīng)情況:

Allegro的16.6 IC封裝解決方案預(yù)定于2012年第四季度發(fā)布。