聯(lián)華電子和SuVolta共同開發(fā)28nm工藝技術(shù)

時(shí)間：2013-07-26 05:34:00

關(guān)鍵字：聯(lián)華電子 SUV DC 晶體管

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[導(dǎo)讀]臺(tái)灣聯(lián)華電子（UMC）和美國SuVolta于2013年7月23日宣布，將共同開發(fā)28nm CMOS工藝技術(shù)（英文發(fā)布資料）。將把SuVolta獨(dú)自開發(fā)的工藝技術(shù)“Deeply Depleted Channel（DDC）”嵌入到聯(lián)華電子基于28nm高介電率（high-k）

臺(tái)灣聯(lián)華電子（UMC）和美國SuVolta于2013年7月23日宣布，將共同開發(fā)28nm CMOS工藝技術(shù)（英文發(fā)布資料）。將把SuVolta獨(dú)自開發(fā)的工藝技術(shù)“Deeply Depleted Channel（DDC）”嵌入到聯(lián)華電子基于28nm高介電率（high-k）絕緣膜/金屬柵極（HKMG）的HPM（High Performance Mobile）工藝技術(shù)。這樣便有望削減泄漏電流并改善SRAM的低電壓工作。

兩公司共同開發(fā)的工藝技術(shù)可提供以下兩套選擇方案。一是對芯片上的所有晶體管使用DDC技術(shù)，將單位功耗的性能提高至極限的“DDC PowerShrink low-power platform”。另一個(gè)是在運(yùn)用已有設(shè)計(jì)數(shù)據(jù)的同時(shí)，只對部分晶體管使用DDC技術(shù)的“DDC DesignBoost transistor swap”。后者設(shè)想僅對泄漏電流特別大的晶體管以及SRAM部的晶體管使用該技術(shù)。

DDC技術(shù)通過將晶體管柵極絕緣膜正下方的溝道層改為無雜質(zhì)的不摻雜層來避免由雜質(zhì)分布的波動(dòng)造成的閾值電壓偏差。這樣便可實(shí)現(xiàn)低電壓工作（參閱本站報(bào)道）。SuVolta以前曾與富士通半導(dǎo)體共同開發(fā)過使用該技術(shù)的工藝。

SuVolta在此次發(fā)表的同時(shí)還宣布，已通過英國ARM的處理器內(nèi)核實(shí)際驗(yàn)證了DDC技術(shù)的效果（英文發(fā)布資料）。利用基于DDC技術(shù)的65nm工藝制造ARM內(nèi)核“Cortex-M0”時(shí)，將以往65nm工藝為1.2V的驅(qū)動(dòng)電壓降到了最小0.9V，在工作頻率相同的條件下可使功耗減半。（記者：大下淳一，日經(jīng)BP半導(dǎo)體調(diào)查）