臺積電談基于FinFET的設(shè)計方法：鰭片高度偏差對SRAM影響輕微

時間：2013-02-20 07:46:00

關(guān)鍵字： SRAM 臺積電 FINFET 電源電壓

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[導(dǎo)讀]在“ISSCC 2013”開幕當(dāng)天即2月17日（美國時間）舉行的“Circuit Design using FinFETs”上，臺積電（TSMC）項目總監(jiān)、首席技術(shù)官許炳堅（Bing J. Sheu）發(fā)表演講，介紹了使用FinFET的標(biāo)準(zhǔn)單元、SRAM及模擬電路的設(shè)計

在“ISSCC 2013”開幕當(dāng)天即2月17日（美國時間）舉行的“Circuit Design using FinFETs”上，臺積電（TSMC）項目總監(jiān)、首席技術(shù)官許炳堅（Bing J. Sheu）發(fā)表演講，介紹了使用FinFET的標(biāo)準(zhǔn)單元、SRAM及模擬電路的設(shè)計方法。臺積電預(yù)定在2013年底開始風(fēng)險量產(chǎn)的16nm工藝中導(dǎo)入FinFET，在FinFET方面，許炳堅表示“已經(jīng)找出問題根源，并且有了解決辦法”。

SRAM采用平面CMOS工藝時，微細(xì)化帶來的制造偏差會導(dǎo)致設(shè)計余量變得非常小。在此次的指導(dǎo)會上，許炳堅談到了在SRAM中導(dǎo)入FinFET的好處，那就是，F(xiàn)inFET可緩和制造偏差帶來的影響，并降低SRAM的最小電源電壓（Vccmin），能夠確保設(shè)計余量。

許炳堅介紹說，F(xiàn)inFET可使導(dǎo)通電流急速上升，并可減輕DIBL（Drain Induced Barrier Lowering，漏致勢壘降低）效應(yīng)，因此與平面CMOS相比，更容易降低SRAM的最小電源電壓。此外，F(xiàn)inFET還具有全局偏差相對（片間偏差）比局部偏差（片上偏差）更大的特點。其原因在于，F(xiàn)inFET除了能夠使會導(dǎo)致局部偏差的溝道雜質(zhì)濃度降低之外，鰭片高度方向上的尺寸偏差會變成全局偏差。SRAM最小電源電壓的制約因素是局部偏差，因此可以說，F(xiàn)inFET偏差的這種性質(zhì)“對SRAM設(shè)計人員來說是好消息”。

許炳堅還表示直到數(shù)年前，一直有不少人質(zhì)疑晶體管立體化的現(xiàn)實性，但隨著英特爾在22nm工藝中導(dǎo)入FinFET，這種聲音減少了。他認(rèn)為，今后16～10nm工藝將會是以FinFET為主流的晶體管技術(shù)。至于FinFET的制造成本，許炳堅表示，“光刻的成本更大，F(xiàn)inFET的工藝成本不會成為大問題”。（記者：大下淳一，《日經(jīng)電子》）