ASM：邁入FinFET將需要全方位ALD方案
[導(dǎo)讀]半導(dǎo)體產(chǎn)業(yè)正在轉(zhuǎn)換到3D結(jié)構(gòu)，進(jìn)而導(dǎo)致關(guān)鍵薄膜層對高速原子層沉積(ALD)的需求日益升高。過去在平面元件中雖可使用幾個 PVD 與 CVD 步驟，但就閘極堆疊的觀點(diǎn)而言，過渡到 FinFET 元件將需要全方位的 ALD 解決方案。
半導(dǎo)體產(chǎn)業(yè)正在轉(zhuǎn)換到3D結(jié)構(gòu)，進(jìn)而導(dǎo)致關(guān)鍵薄膜層對高速原子層沉積(ALD)的需求日益升高。過去在平面元件中雖可使用幾個 PVD 與 CVD 步驟，但就閘極堆疊的觀點(diǎn)而言，過渡到 FinFET 元件將需要全方位的 ALD 解決方案。
就 FinFET 而言，以其尺寸及控制關(guān)鍵元件參數(shù)對后閘極 (gate last) 處理的需求來說，在 14 奈米制程必需用到全 ALD 層。半導(dǎo)體設(shè)備大廠 ASM International (ASMI) 針對此一趨勢，與《電子工程專輯》談到了ALD 技術(shù)在先進(jìn)半導(dǎo)體制造中扮演的角色，以及究竟在哪一個技術(shù)節(jié)點(diǎn)時， ALD 將成為必要制程。
Q：ALD 對于鉿薄膜沉積的厚度限制為何？
A：由于低溫沉積、薄膜純度以及絕佳覆蓋率等固有優(yōu)點(diǎn)，ALD 早從 21 世紀(jì)初即開始應(yīng)用于半導(dǎo)體制造。 DRAM 電容的高 k 介電質(zhì)沉積已率先采用此技術(shù)，但近來 ALD 在其它半導(dǎo)體制程領(lǐng)域已發(fā)展出愈來愈廣泛的應(yīng)用。高 k 閘極介電質(zhì)及金屬閘極之 ALD 沉積于先進(jìn)邏輯晶片已成為標(biāo)準(zhǔn)，并且本技術(shù)正用于沉積間隔定義之雙倍暨四倍微影圖樣 (SDDP, SDQP)，用以推廣傳統(tǒng)浸潤式微影之使用以界定高密度邏輯暨記憶體設(shè)計(jì)之最小特征尺寸。
有趣的是，使用 FinFET 減緩了效能提升對介電質(zhì) EOT 縮放的需求，并且可用較緩慢的速度調(diào)整閘極介電質(zhì)厚度。二氧化鉿(HfO2)的厚度于最新一代的元件已縮小至 15 埃以下，再進(jìn)一步的物理縮放將會導(dǎo)致層形成不完全；對于二氧化鉿之縮放，10 至 12 埃 似乎已達(dá)到極限。然而，利用能提升閘極堆疊 k 值并且能使用實(shí)體較厚層之添加元素，本材料可預(yù)期延續(xù)使用于更多代制程，藉以降低穿隧漏電流。
Q：制作 FinFET 結(jié)構(gòu)的難度是什么？鰭(fin)、鰭對鰭( fin-to-fin)厚度均勻度的重要性何在？ALD 制程如何有助于取得優(yōu)異的均勻度？
A：FinFETs 為解決平面結(jié)構(gòu)中某些關(guān)鍵整合難題的有效方式，尤其是控制短通道效應(yīng)以及使用輕摻雜或無摻雜通道控制隨機(jī)摻雜擾動。然而，對于先進(jìn)制程節(jié)點(diǎn)，鰭寬度已低于微影限制并且需要 ALD 層以供間隔定義之雙倍微影圖樣界定(SDDP)鰭結(jié)構(gòu)。
線緣粗糙度和 CD 圴勻度在鰭定義中扮演關(guān)鍵的角色， 鰭變異會使元件或晶圓之間的臨界電壓產(chǎn)生擾動。必須有效控制鰭的蝕刻以在最小化鰭高度變異的同時使晶體損害降到最低。由于鄰近鰭之陰影效應(yīng)會對離子布植技術(shù)造成影響，鰭之均勻摻雜會有挑戰(zhàn)性。電漿摻雜也有類似問題。將鰭作成錐狀可以解決前述問題，并同時解決覆蓋性閘極介電質(zhì)與金屬沉積的憂慮，但下一代最終仍需要利用高摻雜、一致性、ALD 層之固態(tài)摻雜之類的新穎方法以持續(xù)縮放鰭。
在 FinFET、多閘極元件中，F(xiàn)IN 的側(cè)邊與上部為主動通道區(qū)。因此，高k閘極介電質(zhì)與金屬閘極必須以最小厚度及物理特性變異予以沉積于鰭。變異將導(dǎo)致電晶體彼此之間產(chǎn)生臨界電壓變異和效能變異，或使鰭的電流承載能力降低。另外，閘極接點(diǎn)金屬必須對閘極腔提供無空隙填充物。逐層 ALD 沉積快速地成為解決這些問題的唯一技術(shù)。
Q：近年來，閘極制程正需要低溫技術(shù)以便在完成所有高溫制程之后形成閘極，但 ALD 易于使某些金屬不穩(wěn)定，如何解決這個問題？
A：在標(biāo)準(zhǔn)平面替換閘極技術(shù)中，金屬閘極堆疊已由 ALD、PVD 以及 CVD 金屬層的結(jié)合所組成。ALD 用于覆蓋性關(guān)鍵阻障物(critical barrier)與功函數(shù)(work function)設(shè)定層，而傳統(tǒng) PVD 和 CVD 用于沉積純金屬給低電阻率閘極接點(diǎn)。
隨著 FinFETs 之類三維結(jié)構(gòu)的出現(xiàn)，全方位 ALD 解決方案對于介電質(zhì)，阻擋層與 work function 設(shè)定層、以及閘極接點(diǎn)具有關(guān)鍵性。最大熱預(yù)算持續(xù)壓低，且理論上金屬沉積必須在低于 500℃的溫度下進(jìn)行。純金屬之熱 ALD 于此溫度范圍具有挑戰(zhàn)性，以及大部份將于此溫度形成純金屬之母材并不穩(wěn)定，會在沉積期間把雜質(zhì)混入金屬內(nèi)。然而，電漿增強(qiáng)型 ALD (PEALD) 之使用極具優(yōu)勢，因此一技術(shù)能以混入最少雜質(zhì)的方式進(jìn)行純金屬之低溫沉積。
直接或遠(yuǎn)端電漿兩者皆可用于沉積純金屬，但靠近閘極區(qū)使用電漿仍留有某些憂慮。本產(chǎn)業(yè)持續(xù)評估不同低溫金屬母材用以對藉由 ALD 沉積純金屬提供一個適用于所有溫度的解決方案。
Q：隨著閘極結(jié)構(gòu)愈趨復(fù)雜，本產(chǎn)業(yè)是否降低對傳統(tǒng) CVD 與 PVD 金屬薄膜的依賴性，轉(zhuǎn)而強(qiáng)烈關(guān)注 ALD 對等或替代制程？ALD 母材之穩(wěn)定度與反應(yīng)性是否將為 ALD 設(shè)備、以及甚至 ALD 層效能帶來新的挑戰(zhàn)？
A：三維架構(gòu)和較低熱預(yù)算之結(jié)合對于特定關(guān)鍵薄膜沉積應(yīng)用將需要由 CVD 與 PVD 移向 ALD。在傳統(tǒng) PVD 與 CVD 技術(shù)領(lǐng)域中，我們已觀察到對 ALD 替代之強(qiáng)烈關(guān)注。在不久的將來，可完全預(yù)期 ALD 擴(kuò)展至 MEOL 與 BEOL 的應(yīng)用。
ALD 母材的開發(fā)至關(guān)重要，尤其是在金屬沉積空間中，以供交付特性與 PVD/CVD 基線效能匹配的薄膜。除了確保 ALD 母材具有足夠的反應(yīng)性，母材的穩(wěn)定度與蒸氣壓力具有關(guān)鍵性。若 ALD 大量取代傳統(tǒng)的 PVD 和 CVD 技術(shù)，未來 ALD 母材的開發(fā)在化學(xué)供應(yīng)商、設(shè)備制造商以及元件制造商之間需密切配合，以確保這些薄膜能以可再生、生產(chǎn)保證的方式沉積。
就 FinFET 而言，以其尺寸及控制關(guān)鍵元件參數(shù)對后閘極 (gate last) 處理的需求來說，在 14 奈米制程必需用到全 ALD 層。半導(dǎo)體設(shè)備大廠 ASM International (ASMI) 針對此一趨勢，與《電子工程專輯》談到了ALD 技術(shù)在先進(jìn)半導(dǎo)體制造中扮演的角色，以及究竟在哪一個技術(shù)節(jié)點(diǎn)時， ALD 將成為必要制程。
Q：ALD 對于鉿薄膜沉積的厚度限制為何？
A：由于低溫沉積、薄膜純度以及絕佳覆蓋率等固有優(yōu)點(diǎn)，ALD 早從 21 世紀(jì)初即開始應(yīng)用于半導(dǎo)體制造。 DRAM 電容的高 k 介電質(zhì)沉積已率先采用此技術(shù)，但近來 ALD 在其它半導(dǎo)體制程領(lǐng)域已發(fā)展出愈來愈廣泛的應(yīng)用。高 k 閘極介電質(zhì)及金屬閘極之 ALD 沉積于先進(jìn)邏輯晶片已成為標(biāo)準(zhǔn)，并且本技術(shù)正用于沉積間隔定義之雙倍暨四倍微影圖樣 (SDDP, SDQP)，用以推廣傳統(tǒng)浸潤式微影之使用以界定高密度邏輯暨記憶體設(shè)計(jì)之最小特征尺寸。
有趣的是，使用 FinFET 減緩了效能提升對介電質(zhì) EOT 縮放的需求，并且可用較緩慢的速度調(diào)整閘極介電質(zhì)厚度。二氧化鉿(HfO2)的厚度于最新一代的元件已縮小至 15 埃以下，再進(jìn)一步的物理縮放將會導(dǎo)致層形成不完全；對于二氧化鉿之縮放，10 至 12 埃 似乎已達(dá)到極限。然而，利用能提升閘極堆疊 k 值并且能使用實(shí)體較厚層之添加元素，本材料可預(yù)期延續(xù)使用于更多代制程，藉以降低穿隧漏電流。
Q：制作 FinFET 結(jié)構(gòu)的難度是什么？鰭(fin)、鰭對鰭( fin-to-fin)厚度均勻度的重要性何在？ALD 制程如何有助于取得優(yōu)異的均勻度？
A：FinFETs 為解決平面結(jié)構(gòu)中某些關(guān)鍵整合難題的有效方式，尤其是控制短通道效應(yīng)以及使用輕摻雜或無摻雜通道控制隨機(jī)摻雜擾動。然而，對于先進(jìn)制程節(jié)點(diǎn)，鰭寬度已低于微影限制并且需要 ALD 層以供間隔定義之雙倍微影圖樣界定(SDDP)鰭結(jié)構(gòu)。
線緣粗糙度和 CD 圴勻度在鰭定義中扮演關(guān)鍵的角色， 鰭變異會使元件或晶圓之間的臨界電壓產(chǎn)生擾動。必須有效控制鰭的蝕刻以在最小化鰭高度變異的同時使晶體損害降到最低。由于鄰近鰭之陰影效應(yīng)會對離子布植技術(shù)造成影響，鰭之均勻摻雜會有挑戰(zhàn)性。電漿摻雜也有類似問題。將鰭作成錐狀可以解決前述問題，并同時解決覆蓋性閘極介電質(zhì)與金屬沉積的憂慮，但下一代最終仍需要利用高摻雜、一致性、ALD 層之固態(tài)摻雜之類的新穎方法以持續(xù)縮放鰭。
在 FinFET、多閘極元件中，F(xiàn)IN 的側(cè)邊與上部為主動通道區(qū)。因此，高k閘極介電質(zhì)與金屬閘極必須以最小厚度及物理特性變異予以沉積于鰭。變異將導(dǎo)致電晶體彼此之間產(chǎn)生臨界電壓變異和效能變異，或使鰭的電流承載能力降低。另外，閘極接點(diǎn)金屬必須對閘極腔提供無空隙填充物。逐層 ALD 沉積快速地成為解決這些問題的唯一技術(shù)。
Q：近年來，閘極制程正需要低溫技術(shù)以便在完成所有高溫制程之后形成閘極，但 ALD 易于使某些金屬不穩(wěn)定，如何解決這個問題？
A：在標(biāo)準(zhǔn)平面替換閘極技術(shù)中，金屬閘極堆疊已由 ALD、PVD 以及 CVD 金屬層的結(jié)合所組成。ALD 用于覆蓋性關(guān)鍵阻障物(critical barrier)與功函數(shù)(work function)設(shè)定層，而傳統(tǒng) PVD 和 CVD 用于沉積純金屬給低電阻率閘極接點(diǎn)。
隨著 FinFETs 之類三維結(jié)構(gòu)的出現(xiàn)，全方位 ALD 解決方案對于介電質(zhì)，阻擋層與 work function 設(shè)定層、以及閘極接點(diǎn)具有關(guān)鍵性。最大熱預(yù)算持續(xù)壓低，且理論上金屬沉積必須在低于 500℃的溫度下進(jìn)行。純金屬之熱 ALD 于此溫度范圍具有挑戰(zhàn)性，以及大部份將于此溫度形成純金屬之母材并不穩(wěn)定，會在沉積期間把雜質(zhì)混入金屬內(nèi)。然而，電漿增強(qiáng)型 ALD (PEALD) 之使用極具優(yōu)勢，因此一技術(shù)能以混入最少雜質(zhì)的方式進(jìn)行純金屬之低溫沉積。
直接或遠(yuǎn)端電漿兩者皆可用于沉積純金屬，但靠近閘極區(qū)使用電漿仍留有某些憂慮。本產(chǎn)業(yè)持續(xù)評估不同低溫金屬母材用以對藉由 ALD 沉積純金屬提供一個適用于所有溫度的解決方案。
Q：隨著閘極結(jié)構(gòu)愈趨復(fù)雜，本產(chǎn)業(yè)是否降低對傳統(tǒng) CVD 與 PVD 金屬薄膜的依賴性，轉(zhuǎn)而強(qiáng)烈關(guān)注 ALD 對等或替代制程？ALD 母材之穩(wěn)定度與反應(yīng)性是否將為 ALD 設(shè)備、以及甚至 ALD 層效能帶來新的挑戰(zhàn)？
A：三維架構(gòu)和較低熱預(yù)算之結(jié)合對于特定關(guān)鍵薄膜沉積應(yīng)用將需要由 CVD 與 PVD 移向 ALD。在傳統(tǒng) PVD 與 CVD 技術(shù)領(lǐng)域中，我們已觀察到對 ALD 替代之強(qiáng)烈關(guān)注。在不久的將來，可完全預(yù)期 ALD 擴(kuò)展至 MEOL 與 BEOL 的應(yīng)用。
ALD 母材的開發(fā)至關(guān)重要，尤其是在金屬沉積空間中，以供交付特性與 PVD/CVD 基線效能匹配的薄膜。除了確保 ALD 母材具有足夠的反應(yīng)性，母材的穩(wěn)定度與蒸氣壓力具有關(guān)鍵性。若 ALD 大量取代傳統(tǒng)的 PVD 和 CVD 技術(shù)，未來 ALD 母材的開發(fā)在化學(xué)供應(yīng)商、設(shè)備制造商以及元件制造商之間需密切配合，以確保這些薄膜能以可再生、生產(chǎn)保證的方式沉積。
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