聯(lián)華電子市場行銷處長黃克勤表示,聯(lián)電與記憶體大廠爾必達(Elpida)正聯(lián)手打造28奈米(nm)晶圓TSV制程,加速2.5D和3D IC問世。現(xiàn)基于Via-Middle的TSV生產(chǎn)技術已到位,今年第三季將在中段制程(MEOL)試作邏輯晶片與記憶體堆疊,并于第四季結合臺灣半導體封測廠技術能量,展開產(chǎn)品層級封裝( Product Level Packaging)與晶片效能、可靠度測試。 聯(lián)華電子市場行銷處長黃克勤認為,3D IC邁向普及仍需2~3年時間,原因包括制造成本過高、EDA工具仍未完備等。
在半導體摩爾定律(Moore's Law)演進遭遇瓶頸之際,2.5D及3D IC設計將大幅增強晶片效能、頻寬支援,同時能縮減功耗與印刷電路板(PCB)占位空間。因此,黃克勤強調(diào),聯(lián)電不斷加碼投資研發(fā),并拉攏半導體設備、封測及晶片業(yè)者,按部就班建立3D IC生態(tài)系統(tǒng),除能延續(xù)摩爾定律外,亦能擴張旗下晶圓代工業(yè)務范疇。預計明年聯(lián)電的TSV制程導入商用后,營收也將顯著加溫。
與此同時,考量TSV未來將應用在20奈米以下先進制程,勢將面臨裸晶體積縮小后,微縮TSV直徑與提升對位精準度的技術挑戰(zhàn),聯(lián)電亦搶先展開新技術布局。黃克勤透露,聯(lián)電將跳脫傳統(tǒng)TSV制作方式,改良TSV制程結構,借以優(yōu)化3D IC的可靠度與功能表現(xiàn)。
無獨有偶,臺積電亦致力發(fā)展2.5D/3D IC一條龍制程--CoWoS(Chip on Wafer on Substrate),并預計于2013年開始放量,沖刺3D IC晶圓代工的市占版圖。不過,該方案幾乎囊括TSV、晶??片堆疊與部分封測制程,可能發(fā)生與封測廠相互爭利的情況,引發(fā)業(yè)界關注;相較之下,聯(lián)電仍謹守晶圓代工分際。
黃克勤指出,聯(lián)電的2.5D/3D IC解決方案,僅鎖定Via-Middle的TSV服務,針對晶片商的設計精準鑿穿晶圓,而矽穿孔露出(Via-reveal)或晶片堆疊組裝等后段制程(BEOL)再交由封測業(yè)者操刀。由于專注TSV供應,將能避免設備投資負擔過重或引來激烈的市場競爭,同時也能擴展客源與封測廠合作伙伴,削減物料清單(BOM)成本,促進3D IC價格更快達到市場甜蜜點,加速普及。
據(jù)了解,Via-Middle模式系晶圓產(chǎn)出后才增添一道TSV工序,與直接在晶圓制造時就進行TSV的Via-First,或晶圓交至封測廠手中才導入TSV的Via-Last兩種方案相比,包括晶圓品質(zhì)、良率及晶片商對設計的掌握度均較為出色,可望隨著3D IC生態(tài)系統(tǒng)茁壯而嶄露鋒芒,成為晶圓代工廠的金雞母。