Chipworks臺(tái)積電28nm制程分析結(jié)果出爐
[導(dǎo)讀]最近一周以來(lái)，Chipworks制程分析室的研究人員非常地忙碌，因?yàn)橐呀?jīng)有很長(zhǎng)一段時(shí)間沒(méi)有采用較高級(jí)別制程的CMOS產(chǎn)品送到我們的分析室進(jìn)行分析 了，而最近，我們幾乎在同一時(shí)間就一下子收到了兩款這樣的樣品芯片。這兩
最近一周以來(lái)，Chipworks制程分析室的研究人員非常地忙碌，因?yàn)橐呀?jīng)有很長(zhǎng)一段時(shí)間沒(méi)有采用較高級(jí)別制程的CMOS產(chǎn)品送到我們的分析室進(jìn)行分析 了，而最近，我們幾乎在同一時(shí)間就一下子收到了兩款這樣的樣品芯片。這兩款芯片其一是使用臺(tái)積電28nm HPL制程工藝（基于gatelast HKMG技術(shù)）制作的賽林思Kintex-7 FPGA芯片，另外一款則是使用Globalfoundries的32nm制程工藝（基于Gatefirst HKMG技術(shù)）制作的AMD A6 Llano集顯處理器芯片。
由于我們過(guò)去曾經(jīng)先后分析過(guò)Intel前后兩代采用gatelast HKMG工藝制作的45nm至強(qiáng)處理器和32nmWestmere處理器兩款產(chǎn)品，因此這次我們當(dāng)然會(huì)將臺(tái)積電的類似產(chǎn)品與其進(jìn)行對(duì)比分析；同樣，我們還會(huì)回顧我們?nèi)ツ昵锛緦?duì)松下采用gatefirst HKMG工藝制作的Uniphier芯片的分析結(jié)果。
臺(tái)積電Gate last HKMG 28nm HPL制程產(chǎn)品：賽靈思Kintex-7
我們首先從賽林思的Kintex-7 FPGA產(chǎn)品入手吧！Kintex家族產(chǎn)品是賽林思最近推出的28nm制程7系列FPGA芯片中的中端產(chǎn)品，該系列產(chǎn)品的設(shè)計(jì)訴求是達(dá)到最高的性能價(jià)格比，保持芯片的性能與其前代Virtex-6產(chǎn)品類似，但價(jià)格則減至前者的一半左右。
1-互聯(lián)層，關(guān)鍵尺寸分析數(shù)據(jù)：
如圖1所示，Kintex-7系列產(chǎn)品采用了11層金屬互聯(lián)層的設(shè)計(jì)，其中屬于1x層的有第1-4層金屬層，節(jié)距為96nm左右，這也是我們目前為止所見(jiàn)節(jié)距最小的產(chǎn)品。
圖1 賽林思 Kintex-7 FPGA產(chǎn)品互連層縱剖圖（點(diǎn)擊放大）
根據(jù)我們初步的分析結(jié)果，柵極觸點(diǎn)節(jié)距（Contacted gate pitch）為118nm，最小柵長(zhǎng)則為33nm左右，當(dāng)然由于置換柵技術(shù)的采用，我們無(wú)從準(zhǔn)確地知道原始的多晶硅偽柵極的寬度，而這個(gè)寬度才是真正用于在自對(duì)準(zhǔn)工藝中定義漏源極的重要尺寸。
2-Layout分析：
圖2的頂視圖則顯示臺(tái)積電在這款芯片中采用了限制條件較為嚴(yán)格的電路布局設(shè)計(jì)準(zhǔn)則，過(guò)去在有關(guān)gatefirst和gatelast優(yōu)劣的辯論中，類似的話題也曾被經(jīng)常提及。圖中可見(jiàn)這款產(chǎn)品采用了單向式布局（即通常所說(shuō)的1D Layout，電路圖像僅朝同一個(gè)方向延伸，與之相對(duì)的是曼哈頓式布局即通常所說(shuō)的2D Layout，圖像可朝水平和垂直方向延伸），并采用了許多虛擬柵來(lái)保證光刻尺寸變異性。不過(guò)這種單向式布局方式相比曼哈頓式布局，在電路密度方面的確有所下降。
圖2 柵極以及有源層顯微頂視圖（點(diǎn)擊放大）
從外表上看，芯片在制造過(guò)程中似乎使用了雙重成像技術(shù)，并應(yīng)用了Cut掩模板（Cut mask，即利用向垂直方向的圖像來(lái)切斷水平方向的圖像）。由于FPGA芯片的布局靈活程度通常要比邏輯芯片要更好，因此這款芯片中采用了大量虛擬柵和虛擬有源區(qū)的布局設(shè)計(jì)。
3-HKMG柵極結(jié)構(gòu)分析：
柵極結(jié)構(gòu)方面，臺(tái)積電這款28nm制程產(chǎn)品與Intel 45nm制程產(chǎn)品存在一些相似之處，這些我們可以在圖3-4中看到。
圖3 Intel 45-nm (左) 與臺(tái)積電/賽靈思28nm HPL 制程（右）NMOS柵縱切圖（點(diǎn)擊放大）
圖4Intel 45-nm (左) 與臺(tái)積電/賽靈思28nm HPL 制程（右）PMOS柵縱切圖
圖中可見(jiàn)，兩款產(chǎn)品的柵極都采用了以下的同樣制作步驟：
1- 首先生成柵極底部的緩沖氧化層，該層的存在可保護(hù)High-k柵絕緣層；
2- 接著淀積High-k柵絕緣層；
3- 淀積PMOS/NMOS通用功函數(shù)金屬層（一般是TiN材料為主）；
4- 接著淀積多晶硅犧牲柵極；
5- 用自對(duì)準(zhǔn)工藝進(jìn)行漏源極離子注入，漏源極高溫退火處理；
6- 淀積互聯(lián)介電層，并進(jìn)行平坦化處理，直至多晶硅柵極頂部暴露在外；
7- 多晶硅犧牲柵蝕刻；
8- PMOS/NMOS金屬柵形成并進(jìn)行平坦化處理。
可見(jiàn)與Intel 45nm制程產(chǎn)品采用的High-k first+gate last HKMG工藝類似（Intel 32nm制程產(chǎn)品已升級(jí)為采用High-k last+gate last工藝），臺(tái)積電28nm HPL產(chǎn)品同樣采用了High-k first-gate last工藝。
當(dāng)然兩者也存在一些區(qū)別，主要在以下幾點(diǎn)：
1- 臺(tái)積電這款芯片中并沒(méi)有采用嵌入式SiGe硅應(yīng)變技術(shù)；
2- 臺(tái)積電這款芯片的PMOS柵極中可見(jiàn)存在一個(gè)厚度較大的高密度金屬層，而Intel的產(chǎn)品中沒(méi)有類似的結(jié)構(gòu)；
3- 臺(tái)積電芯片的柵極頂部并未見(jiàn)有采用可施加應(yīng)力的介電層結(jié)構(gòu)；
4- 臺(tái)積電芯片柵極的側(cè)墻結(jié)構(gòu)與Intel不同，應(yīng)該是具備對(duì)漏源極進(jìn)行微調(diào)的功能。
過(guò)去，Intel曾宣稱在NMOS晶體管中可以利用金屬柵極和觸點(diǎn)結(jié)構(gòu)來(lái)向NMOS管的溝道施加應(yīng)力；我們推測(cè)臺(tái)積電可能也有采用類似的技術(shù)，但是其觸點(diǎn)的位置距離柵極邊緣的距離顯然更大，不太可能起到產(chǎn)生應(yīng)力的作用。另外一方面，我們并沒(méi)有看出PMOS管上有使用特殊的應(yīng)變技術(shù)，因此其PMOS管中采用的應(yīng)變技術(shù)（如果真有采用的話）機(jī)理未知，當(dāng)然PMOS柵極中較厚的高密度金屬層也許有形成應(yīng)力的功用。
不過(guò)，大家不要忘記這款芯片采用的是28nm HPL制程，而這個(gè)級(jí)別制程的產(chǎn)品一般對(duì)管子的電流驅(qū)動(dòng)能力要求并不如HP等高性能制程，因此一般這個(gè)級(jí)別制程產(chǎn)品中不會(huì)應(yīng)用嵌入式硅鍺技術(shù)。
目前有關(guān)這款產(chǎn)品的詳細(xì)分析工作還在進(jìn)行中，需要了解更多細(xì)節(jié)的讀者可以參閱這個(gè)鏈接。
Globalfoundries Gatefirst HKMG工藝32nm AMD Llano A6集顯處理器：
相比之下，另外一款樣品芯片，AMD的Llano A6集顯處理器我們的分析工作則才進(jìn)行到初級(jí)階段，因此目前我們只能提供一些產(chǎn)品/核心圖片給大家先飽飽眼福了。
AMD A6-3400M Llano APU （點(diǎn)擊放大）
AMD A6-3400M Llano APU Die（點(diǎn)擊放大）
另外，CICC09會(huì)議上，Globalfoundries曾經(jīng)展示過(guò)其試驗(yàn)型HKMG芯片的晶體管圖片，在此一并貼出，也許會(huì)給我們帶來(lái)一些有益的啟發(fā)。[!--empirenews.page--]
圖7 Globalfoudries Gatefirst HKMG 晶體管縱剖圖（點(diǎn)擊放大）
最后，當(dāng)然也不能忘了文章開(kāi)頭提到的松下32nm HKMG芯片的晶體管縱剖圖：
松下Gatefirst HKMG工藝32nm制程晶體管縱剖圖（點(diǎn)擊放大）
補(bǔ)充材料1：
Chipworks網(wǎng)站成立的初期，為了打知名度，過(guò)去曾經(jīng)免費(fèi)公開(kāi)過(guò)一些對(duì)Intel 45nm制程處理器制程分析的較詳細(xì)內(nèi)容，以下是他們給出的柵極堆疊結(jié)構(gòu)縱剖分析圖和柵極制作工序分析。
柵極結(jié)構(gòu)示意圖：
PMOS
NMOS
制作工序：
1- 依次形成SiO2緩沖氧化層→High-k柵絕緣層→PMOS/NMOS通用TiN功函數(shù)金屬層(因其位于High-k層上方，因此有時(shí)又被稱為capping layer) →多晶硅犧牲柵淀積；
2- 多晶硅犧牲柵淀積→漏源極離子注入+退火→漏源極觸點(diǎn)金屬化→CESL蝕刻停止層淀積；
3- 多晶硅犧牲柵蝕刻；
4- PMOS/NMOS柵極同時(shí)淀積Ta+較厚TiN金屬勢(shì)壘層（由Ta和底部的TiN通用功函數(shù)金屬層完成對(duì)PMOS柵極的功函數(shù)值調(diào)節(jié)）；
5- NMOS中的Ta+較厚TiN金屬勢(shì)壘層蝕刻（有較少量Ta殘余）→PMOS/NMOS柵極同時(shí)淀積NMOS用TiAl功函數(shù)金屬以及金屬柵填充材料TiAl；
6- 對(duì)金屬柵進(jìn)行低溫?zé)崽幚恚頝MOS中第二層功函數(shù)金屬TiAl中的Al擴(kuò)散至底層的TiN通用功函數(shù)金屬層，形成TiAlN，至此完成NMOS柵極的功函數(shù)調(diào)節(jié)（NMOS柵極功函數(shù)由TiAl和底層的TiAlN決定）。
由于High-k和通用功函數(shù)金屬層TiN是先于漏源極退火工步淀積，可見(jiàn)Intel 45nm HKMG并非如Intel在各種材料（也包括其專利文件）中所說(shuō)的那樣采用的是100%的gatelast工藝（Intel只承認(rèn)是High-k first+metal gate last）。當(dāng)時(shí)人們還為此展開(kāi)了一場(chǎng)大辯論，不過(guò)intel 45nm產(chǎn)品最后用實(shí)際的性能表現(xiàn)封住了大家的嘴，并且在32nm節(jié)點(diǎn)將High-k絕緣層的成型也調(diào)整到了漏源極退火工步之后，從45nm時(shí)的High-kfirst+metal gate last升級(jí)到了High-k last+metal gate last。
補(bǔ)充材料2：
臺(tái)積電2011年1月份審批通過(guò)的一份專利中，描述了一種采用High-k first+gate last HKMG工藝制作的NMOS管金屬柵極結(jié)構(gòu)，如下圖所示，也許可以供大家參考。
CNBeta編譯
原文：chipworks
由于我們過(guò)去曾經(jīng)先后分析過(guò)Intel前后兩代采用gatelast HKMG工藝制作的45nm至強(qiáng)處理器和32nmWestmere處理器兩款產(chǎn)品，因此這次我們當(dāng)然會(huì)將臺(tái)積電的類似產(chǎn)品與其進(jìn)行對(duì)比分析；同樣，我們還會(huì)回顧我們?nèi)ツ昵锛緦?duì)松下采用gatefirst HKMG工藝制作的Uniphier芯片的分析結(jié)果。
臺(tái)積電Gate last HKMG 28nm HPL制程產(chǎn)品：賽靈思Kintex-7
我們首先從賽林思的Kintex-7 FPGA產(chǎn)品入手吧！Kintex家族產(chǎn)品是賽林思最近推出的28nm制程7系列FPGA芯片中的中端產(chǎn)品，該系列產(chǎn)品的設(shè)計(jì)訴求是達(dá)到最高的性能價(jià)格比，保持芯片的性能與其前代Virtex-6產(chǎn)品類似，但價(jià)格則減至前者的一半左右。
1-互聯(lián)層，關(guān)鍵尺寸分析數(shù)據(jù)：
如圖1所示，Kintex-7系列產(chǎn)品采用了11層金屬互聯(lián)層的設(shè)計(jì)，其中屬于1x層的有第1-4層金屬層，節(jié)距為96nm左右，這也是我們目前為止所見(jiàn)節(jié)距最小的產(chǎn)品。
圖1 賽林思 Kintex-7 FPGA產(chǎn)品互連層縱剖圖（點(diǎn)擊放大）
根據(jù)我們初步的分析結(jié)果，柵極觸點(diǎn)節(jié)距（Contacted gate pitch）為118nm，最小柵長(zhǎng)則為33nm左右，當(dāng)然由于置換柵技術(shù)的采用，我們無(wú)從準(zhǔn)確地知道原始的多晶硅偽柵極的寬度，而這個(gè)寬度才是真正用于在自對(duì)準(zhǔn)工藝中定義漏源極的重要尺寸。
2-Layout分析：
圖2的頂視圖則顯示臺(tái)積電在這款芯片中采用了限制條件較為嚴(yán)格的電路布局設(shè)計(jì)準(zhǔn)則，過(guò)去在有關(guān)gatefirst和gatelast優(yōu)劣的辯論中，類似的話題也曾被經(jīng)常提及。圖中可見(jiàn)這款產(chǎn)品采用了單向式布局（即通常所說(shuō)的1D Layout，電路圖像僅朝同一個(gè)方向延伸，與之相對(duì)的是曼哈頓式布局即通常所說(shuō)的2D Layout，圖像可朝水平和垂直方向延伸），并采用了許多虛擬柵來(lái)保證光刻尺寸變異性。不過(guò)這種單向式布局方式相比曼哈頓式布局，在電路密度方面的確有所下降。
圖2 柵極以及有源層顯微頂視圖（點(diǎn)擊放大）
從外表上看，芯片在制造過(guò)程中似乎使用了雙重成像技術(shù)，并應(yīng)用了Cut掩模板（Cut mask，即利用向垂直方向的圖像來(lái)切斷水平方向的圖像）。由于FPGA芯片的布局靈活程度通常要比邏輯芯片要更好，因此這款芯片中采用了大量虛擬柵和虛擬有源區(qū)的布局設(shè)計(jì)。
3-HKMG柵極結(jié)構(gòu)分析：
柵極結(jié)構(gòu)方面，臺(tái)積電這款28nm制程產(chǎn)品與Intel 45nm制程產(chǎn)品存在一些相似之處，這些我們可以在圖3-4中看到。
圖3 Intel 45-nm (左) 與臺(tái)積電/賽靈思28nm HPL 制程（右）NMOS柵縱切圖（點(diǎn)擊放大）
圖4Intel 45-nm (左) 與臺(tái)積電/賽靈思28nm HPL 制程（右）PMOS柵縱切圖
圖中可見(jiàn)，兩款產(chǎn)品的柵極都采用了以下的同樣制作步驟：
1- 首先生成柵極底部的緩沖氧化層，該層的存在可保護(hù)High-k柵絕緣層；
2- 接著淀積High-k柵絕緣層；
3- 淀積PMOS/NMOS通用功函數(shù)金屬層（一般是TiN材料為主）；
4- 接著淀積多晶硅犧牲柵極；
5- 用自對(duì)準(zhǔn)工藝進(jìn)行漏源極離子注入，漏源極高溫退火處理；
6- 淀積互聯(lián)介電層，并進(jìn)行平坦化處理，直至多晶硅柵極頂部暴露在外；
7- 多晶硅犧牲柵蝕刻；
8- PMOS/NMOS金屬柵形成并進(jìn)行平坦化處理。
可見(jiàn)與Intel 45nm制程產(chǎn)品采用的High-k first+gate last HKMG工藝類似（Intel 32nm制程產(chǎn)品已升級(jí)為采用High-k last+gate last工藝），臺(tái)積電28nm HPL產(chǎn)品同樣采用了High-k first-gate last工藝。
當(dāng)然兩者也存在一些區(qū)別，主要在以下幾點(diǎn)：
1- 臺(tái)積電這款芯片中并沒(méi)有采用嵌入式SiGe硅應(yīng)變技術(shù)；
2- 臺(tái)積電這款芯片的PMOS柵極中可見(jiàn)存在一個(gè)厚度較大的高密度金屬層，而Intel的產(chǎn)品中沒(méi)有類似的結(jié)構(gòu)；
3- 臺(tái)積電芯片的柵極頂部并未見(jiàn)有采用可施加應(yīng)力的介電層結(jié)構(gòu)；
4- 臺(tái)積電芯片柵極的側(cè)墻結(jié)構(gòu)與Intel不同，應(yīng)該是具備對(duì)漏源極進(jìn)行微調(diào)的功能。
過(guò)去，Intel曾宣稱在NMOS晶體管中可以利用金屬柵極和觸點(diǎn)結(jié)構(gòu)來(lái)向NMOS管的溝道施加應(yīng)力；我們推測(cè)臺(tái)積電可能也有采用類似的技術(shù)，但是其觸點(diǎn)的位置距離柵極邊緣的距離顯然更大，不太可能起到產(chǎn)生應(yīng)力的作用。另外一方面，我們并沒(méi)有看出PMOS管上有使用特殊的應(yīng)變技術(shù)，因此其PMOS管中采用的應(yīng)變技術(shù)（如果真有采用的話）機(jī)理未知，當(dāng)然PMOS柵極中較厚的高密度金屬層也許有形成應(yīng)力的功用。
不過(guò)，大家不要忘記這款芯片采用的是28nm HPL制程，而這個(gè)級(jí)別制程的產(chǎn)品一般對(duì)管子的電流驅(qū)動(dòng)能力要求并不如HP等高性能制程，因此一般這個(gè)級(jí)別制程產(chǎn)品中不會(huì)應(yīng)用嵌入式硅鍺技術(shù)。
目前有關(guān)這款產(chǎn)品的詳細(xì)分析工作還在進(jìn)行中，需要了解更多細(xì)節(jié)的讀者可以參閱這個(gè)鏈接。
Globalfoundries Gatefirst HKMG工藝32nm AMD Llano A6集顯處理器：
相比之下，另外一款樣品芯片，AMD的Llano A6集顯處理器我們的分析工作則才進(jìn)行到初級(jí)階段，因此目前我們只能提供一些產(chǎn)品/核心圖片給大家先飽飽眼福了。
AMD A6-3400M Llano APU （點(diǎn)擊放大）
AMD A6-3400M Llano APU Die（點(diǎn)擊放大）
另外，CICC09會(huì)議上，Globalfoundries曾經(jīng)展示過(guò)其試驗(yàn)型HKMG芯片的晶體管圖片，在此一并貼出，也許會(huì)給我們帶來(lái)一些有益的啟發(fā)。[!--empirenews.page--]
圖7 Globalfoudries Gatefirst HKMG 晶體管縱剖圖（點(diǎn)擊放大）
最后，當(dāng)然也不能忘了文章開(kāi)頭提到的松下32nm HKMG芯片的晶體管縱剖圖：
松下Gatefirst HKMG工藝32nm制程晶體管縱剖圖（點(diǎn)擊放大）
補(bǔ)充材料1：
Chipworks網(wǎng)站成立的初期，為了打知名度，過(guò)去曾經(jīng)免費(fèi)公開(kāi)過(guò)一些對(duì)Intel 45nm制程處理器制程分析的較詳細(xì)內(nèi)容，以下是他們給出的柵極堆疊結(jié)構(gòu)縱剖分析圖和柵極制作工序分析。
柵極結(jié)構(gòu)示意圖：
PMOS
NMOS
制作工序：
1- 依次形成SiO2緩沖氧化層→High-k柵絕緣層→PMOS/NMOS通用TiN功函數(shù)金屬層(因其位于High-k層上方，因此有時(shí)又被稱為capping layer) →多晶硅犧牲柵淀積；
2- 多晶硅犧牲柵淀積→漏源極離子注入+退火→漏源極觸點(diǎn)金屬化→CESL蝕刻停止層淀積；
3- 多晶硅犧牲柵蝕刻；
4- PMOS/NMOS柵極同時(shí)淀積Ta+較厚TiN金屬勢(shì)壘層（由Ta和底部的TiN通用功函數(shù)金屬層完成對(duì)PMOS柵極的功函數(shù)值調(diào)節(jié)）；
5- NMOS中的Ta+較厚TiN金屬勢(shì)壘層蝕刻（有較少量Ta殘余）→PMOS/NMOS柵極同時(shí)淀積NMOS用TiAl功函數(shù)金屬以及金屬柵填充材料TiAl；
6- 對(duì)金屬柵進(jìn)行低溫?zé)崽幚恚頝MOS中第二層功函數(shù)金屬TiAl中的Al擴(kuò)散至底層的TiN通用功函數(shù)金屬層，形成TiAlN，至此完成NMOS柵極的功函數(shù)調(diào)節(jié)（NMOS柵極功函數(shù)由TiAl和底層的TiAlN決定）。
由于High-k和通用功函數(shù)金屬層TiN是先于漏源極退火工步淀積，可見(jiàn)Intel 45nm HKMG并非如Intel在各種材料（也包括其專利文件）中所說(shuō)的那樣采用的是100%的gatelast工藝（Intel只承認(rèn)是High-k first+metal gate last）。當(dāng)時(shí)人們還為此展開(kāi)了一場(chǎng)大辯論，不過(guò)intel 45nm產(chǎn)品最后用實(shí)際的性能表現(xiàn)封住了大家的嘴，并且在32nm節(jié)點(diǎn)將High-k絕緣層的成型也調(diào)整到了漏源極退火工步之后，從45nm時(shí)的High-kfirst+metal gate last升級(jí)到了High-k last+metal gate last。
補(bǔ)充材料2：
臺(tái)積電2011年1月份審批通過(guò)的一份專利中，描述了一種采用High-k first+gate last HKMG工藝制作的NMOS管金屬柵極結(jié)構(gòu)，如下圖所示，也許可以供大家參考。
CNBeta編譯
原文：chipworks
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