[導讀]據Intel公司負責22nm制程項目的經理Kaizad Mistry透露，Intel早在四年前便已經決定要在22nm制程節(jié)點啟用三柵（Tri-gate）技術。Intel的三柵技術其本質是屬于 Finfet晶體管一類，但是由于三柵在鰭的兩個側面以及鰭的頂
據Intel公司負責22nm制程項目的經理Kaizad Mistry透露，Intel早在四年前便已經決定要在22nm制程節(jié)點啟用三柵（Tri-gate）技術。Intel的三柵技術其本質是屬于 Finfet晶體管一類，但是由于三柵在鰭的兩個側面以及鰭的頂部各設有一個柵極，因此Intel將這種技術定名為三柵。
Kaizad Mistry
Mistry說：“我們公司內部之間，以及我們與我們的設計合作伙伴之間就是否采用三柵技術進行了長時間的討論。要實現三柵技術挑戰(zhàn)很大，而且由于晶體管寬度方向的尺寸離散化較嚴重（后面會解釋什么是所謂的尺寸離散化），因此同時還需要對芯片的設計方法進行改變。不過經過討論之后，我們最終認為三柵技術在性能方面的改善完全可以抵消其實現的難度?！?br>
兩大難點：鰭寬尺寸與寄生電阻/電容的控制
“三柵技術最大的難點在于如何保證制程工藝的健壯性，即如何在鰭的成型中保持數十億個鰭的寬度和長度方向尺寸都能控制在較為精確的范圍之內。”
他還認為，要充分釋放三柵技術的性能優(yōu)勢，就必須解決好隨之而來的器件寄生串聯電阻/電容的問題，這是Intel三柵工藝實現的“第二大難題”。
“最困難的地方是如何保持鰭結構的完善性?！彼f。雖然22nm三柵工藝需要更多的雙重成像處理，但是Intel仍在使用193nm液浸式光刻設備來制造芯片。由于并沒有采用更先進的光刻設備和光刻技術，因此就需要對22nm三柵工藝的工藝控制方法進行改進。正是由于這種對工藝控制方法的改進，才使得Intel最終有信心采用三柵技術。
控制鰭的寬度尺寸，對限制三柵晶體管的短溝道效應具有非常重要的作用。同時，鰭的寬度尺寸，以及鰭的雜質摻雜分布的控制，還會影響到管子門限電壓Vt的值，以及全耗盡型溝道中載流子的輸運狀況。
Mistry在5月4日Intel發(fā)布會之后的一次電話訪談中透露：“必須保證鰭的寬度正確，這樣才能保證三柵晶體管能運行在全耗盡模式下。”
另外，還需要對鰭的寬度與高度方向的尺寸值進行權衡考慮。過薄的鰭雖然可以保證晶體管運行在全耗盡模式下，因此可以很好地控制短溝道效應。但是Mistry表示：“如果鰭的寬度太小，那么（由于電阻值與導體截面積成反比的原因），寄生電阻會增大。寬度太大，又不能保證工作在全耗盡模式下?！?br>
鰭的高度方向尺寸值同樣需要進行權衡考慮。更大的鰭高雖然可以提升管子的電流驅動能力，但是管子的寄生電容會因此而增加。“當然，具體采用什么樣的鰭寬和鰭高尺寸，還有賴于電路的類型，比如來自互連層的負載較大還是晶體管本身的負載較大等等?！?br>
垂直型晶體管結構可以有效提升芯片的晶體管密度，因為垂直型晶體管的鰭可以設計得非?？拷溟g的距離可以達到光刻技術所允許的最小極限
三柵結構晶體管的有效寬度W等于鰭高的兩倍+鰭寬，即2H+W.平面型晶體管的寬度可以彼此不同，但是三柵晶體管各個鰭的有效寬度都是相同的，因此當需要晶體管電流較高時，只能采取將多個鰭并聯在一起的做法（即所謂的“尺寸離散化”），Intel可以最多一次并聯6個鰭。
“并聯的鰭數越多，晶體管的電流便越大?！盡istry說：“我們必須解決寄生電阻的問題，而當我們將多個鰭并聯在一起時，其電阻值也會減小。在設計平面型晶體管時，如果需要更大的電流，我們會增加管子的寬度方向尺寸，而到三柵晶體管，我們則采取將多個鰭并聯的做法。兩者本質上是相同的?！?br>
工作電壓，門限電壓及亞閥值擺幅的控制：
全耗盡溝道設計的三柵晶體管相比平面型晶體管而言，其亞閥值擺幅（threshold swing：即亞閥值斜率的倒數，常用S表示）曲線更為陡峭。對部分耗盡型平面晶體管而言，當柵極控制晶體管關閉（即解除溝道的反型層狀態(tài)）時，硅襯底會對反型層造成一定的影響，即所謂的“體效應”，因此會造成管子的亞閥值擺幅曲線偏離期望值而斜率下降。
相比之下，在全耗盡型晶體管中，襯底對溝道不再產生影響作用。Mistry稱，對三柵晶體管而言，襯底對亞閥值斜率的影響被“完全消除”了，因此管子的亞閥值斜率更陡。
在全耗盡晶體管中，耗盡區(qū)的寬度是小于硅層厚度的。雖然耗盡區(qū)的寬度與摻雜等級有關，但Mistry稱管子的門限電壓Vt受摻雜等級的影響更小了。“（三柵晶體管）的溝道部分并非完全沒有摻雜雜質，但是（相比平面型晶體管）其摻雜雜質的濃度大大降低了。而溝道區(qū)雜質濃度的減小，則有利于減小溝道載流子與雜質離子發(fā)生散射碰撞的幾率，提升溝道載流子的遷移率（通俗地說類似與載流子的運動速度），因此可以改善管子的性能。....減小溝道中摻雜的雜質原子數量對管子的性能確實有提高作用，尤其是在漏源電壓較低的情況下?！?br>
不僅如此，由于溝道中雜質摻雜濃度的大大減小，過去由于各個管子中溝道部位的雜質摻雜濃度不均而導致的門限電壓變異，導致各管子間門限電壓互有差異的不匹配現象（Vt mismatch）也大有緩解。更陡的亞閥值斜率和門限電壓的穩(wěn)定提升，帶來的好處就是管子的門限電壓可以降到更低的水平，工作電壓可以設得更低。
能保證芯片穩(wěn)定正常工作的最低電壓Vmin與門限電壓不匹配有緊密的聯系。特別是對保存數據用的器件如緩存，寄存器文件，鎖存器等而言，門限電壓不匹配問題解決的越好，則芯片的Vmin電壓值便可以做到更小。
Mistry稱：“據我們之前的估計，22nm三柵器件的工作電壓相比我們的平面型器件可以降低100-150mV左右，其降低的值將非常接近150mV。根據電路的種類不同，三柵器件的工作電壓可以下降100-150-200mV這樣的幅度.”
工作電壓降低100mV，加上晶體管尺寸的進一步縮減，就意味著在同等的運行頻率下，讀寫邏輯器件時的功耗（access power）可降低到原來的一半以上?！斑@樣的提升幅度是很大的，”Mistry表示，正是在讀寫邏輯器件時的功耗下降幅度較大優(yōu)勢的鼓舞下，Intel才做出了轉向三柵制程的決定。
三柵制程給芯片設計方法帶來的改變：
最后，晶體管密度，性能和省電能力的提升，還給芯片的設計方法帶來了新的挑戰(zhàn)?！白鳛橐患壹稍O備制造商，我們在芯片設計方面有我們自己的優(yōu)勢。那就是一旦需要對芯片設計用軟件進行修改，我們可以很快做出反應，設計出新的設計用軟件，芯片設計人員對設計方法改動方面的響應速度也（比代工廠）更快?！盵!--empirenews.page--]
當被問及采用三柵制程的芯片在設計時，其設計的復雜程度是否比平面型晶體管芯片更復雜時，Mistry表示：“兩者只是有一些區(qū)別罷了。我認為設計的復雜程度并沒有提高?！币郧?，設計用軟件會為晶體管的寬度尺寸，功耗以及時延性能進行優(yōu)化，而現在設計軟件只不過在優(yōu)化晶體管寬度尺寸時要考慮如何并聯鰭的問題而已，這相比之下并沒有顯得更復雜，只是在優(yōu)化方式上有所區(qū)別而已。
CNBeta編譯
原文：semimd
Kaizad Mistry
Mistry說：“我們公司內部之間，以及我們與我們的設計合作伙伴之間就是否采用三柵技術進行了長時間的討論。要實現三柵技術挑戰(zhàn)很大，而且由于晶體管寬度方向的尺寸離散化較嚴重（后面會解釋什么是所謂的尺寸離散化），因此同時還需要對芯片的設計方法進行改變。不過經過討論之后，我們最終認為三柵技術在性能方面的改善完全可以抵消其實現的難度?！?br>
兩大難點：鰭寬尺寸與寄生電阻/電容的控制
“三柵技術最大的難點在于如何保證制程工藝的健壯性，即如何在鰭的成型中保持數十億個鰭的寬度和長度方向尺寸都能控制在較為精確的范圍之內。”
他還認為，要充分釋放三柵技術的性能優(yōu)勢，就必須解決好隨之而來的器件寄生串聯電阻/電容的問題，這是Intel三柵工藝實現的“第二大難題”。
“最困難的地方是如何保持鰭結構的完善性?！彼f。雖然22nm三柵工藝需要更多的雙重成像處理，但是Intel仍在使用193nm液浸式光刻設備來制造芯片。由于并沒有采用更先進的光刻設備和光刻技術，因此就需要對22nm三柵工藝的工藝控制方法進行改進。正是由于這種對工藝控制方法的改進，才使得Intel最終有信心采用三柵技術。
控制鰭的寬度尺寸，對限制三柵晶體管的短溝道效應具有非常重要的作用。同時，鰭的寬度尺寸，以及鰭的雜質摻雜分布的控制，還會影響到管子門限電壓Vt的值，以及全耗盡型溝道中載流子的輸運狀況。
Mistry在5月4日Intel發(fā)布會之后的一次電話訪談中透露：“必須保證鰭的寬度正確，這樣才能保證三柵晶體管能運行在全耗盡模式下。”
另外，還需要對鰭的寬度與高度方向的尺寸值進行權衡考慮。過薄的鰭雖然可以保證晶體管運行在全耗盡模式下，因此可以很好地控制短溝道效應。但是Mistry表示：“如果鰭的寬度太小，那么（由于電阻值與導體截面積成反比的原因），寄生電阻會增大。寬度太大，又不能保證工作在全耗盡模式下?！?br>
鰭的高度方向尺寸值同樣需要進行權衡考慮。更大的鰭高雖然可以提升管子的電流驅動能力，但是管子的寄生電容會因此而增加。“當然，具體采用什么樣的鰭寬和鰭高尺寸，還有賴于電路的類型，比如來自互連層的負載較大還是晶體管本身的負載較大等等?！?br>
垂直型晶體管結構可以有效提升芯片的晶體管密度，因為垂直型晶體管的鰭可以設計得非?？拷溟g的距離可以達到光刻技術所允許的最小極限
三柵結構晶體管的有效寬度W等于鰭高的兩倍+鰭寬，即2H+W.平面型晶體管的寬度可以彼此不同，但是三柵晶體管各個鰭的有效寬度都是相同的，因此當需要晶體管電流較高時，只能采取將多個鰭并聯在一起的做法（即所謂的“尺寸離散化”），Intel可以最多一次并聯6個鰭。
“并聯的鰭數越多，晶體管的電流便越大?！盡istry說：“我們必須解決寄生電阻的問題，而當我們將多個鰭并聯在一起時，其電阻值也會減小。在設計平面型晶體管時，如果需要更大的電流，我們會增加管子的寬度方向尺寸，而到三柵晶體管，我們則采取將多個鰭并聯的做法。兩者本質上是相同的?！?br>
工作電壓，門限電壓及亞閥值擺幅的控制：
全耗盡溝道設計的三柵晶體管相比平面型晶體管而言，其亞閥值擺幅（threshold swing：即亞閥值斜率的倒數，常用S表示）曲線更為陡峭。對部分耗盡型平面晶體管而言，當柵極控制晶體管關閉（即解除溝道的反型層狀態(tài)）時，硅襯底會對反型層造成一定的影響，即所謂的“體效應”，因此會造成管子的亞閥值擺幅曲線偏離期望值而斜率下降。
相比之下，在全耗盡型晶體管中，襯底對溝道不再產生影響作用。Mistry稱，對三柵晶體管而言，襯底對亞閥值斜率的影響被“完全消除”了，因此管子的亞閥值斜率更陡。
在全耗盡晶體管中，耗盡區(qū)的寬度是小于硅層厚度的。雖然耗盡區(qū)的寬度與摻雜等級有關，但Mistry稱管子的門限電壓Vt受摻雜等級的影響更小了。“（三柵晶體管）的溝道部分并非完全沒有摻雜雜質，但是（相比平面型晶體管）其摻雜雜質的濃度大大降低了。而溝道區(qū)雜質濃度的減小，則有利于減小溝道載流子與雜質離子發(fā)生散射碰撞的幾率，提升溝道載流子的遷移率（通俗地說類似與載流子的運動速度），因此可以改善管子的性能。....減小溝道中摻雜的雜質原子數量對管子的性能確實有提高作用，尤其是在漏源電壓較低的情況下?！?br>
不僅如此，由于溝道中雜質摻雜濃度的大大減小，過去由于各個管子中溝道部位的雜質摻雜濃度不均而導致的門限電壓變異，導致各管子間門限電壓互有差異的不匹配現象（Vt mismatch）也大有緩解。更陡的亞閥值斜率和門限電壓的穩(wěn)定提升，帶來的好處就是管子的門限電壓可以降到更低的水平，工作電壓可以設得更低。
能保證芯片穩(wěn)定正常工作的最低電壓Vmin與門限電壓不匹配有緊密的聯系。特別是對保存數據用的器件如緩存，寄存器文件，鎖存器等而言，門限電壓不匹配問題解決的越好，則芯片的Vmin電壓值便可以做到更小。
Mistry稱：“據我們之前的估計，22nm三柵器件的工作電壓相比我們的平面型器件可以降低100-150mV左右，其降低的值將非常接近150mV。根據電路的種類不同，三柵器件的工作電壓可以下降100-150-200mV這樣的幅度.”
工作電壓降低100mV，加上晶體管尺寸的進一步縮減，就意味著在同等的運行頻率下，讀寫邏輯器件時的功耗（access power）可降低到原來的一半以上?！斑@樣的提升幅度是很大的，”Mistry表示，正是在讀寫邏輯器件時的功耗下降幅度較大優(yōu)勢的鼓舞下，Intel才做出了轉向三柵制程的決定。
三柵制程給芯片設計方法帶來的改變：
最后，晶體管密度，性能和省電能力的提升，還給芯片的設計方法帶來了新的挑戰(zhàn)?！白鳛橐患壹稍O備制造商，我們在芯片設計方面有我們自己的優(yōu)勢。那就是一旦需要對芯片設計用軟件進行修改，我們可以很快做出反應，設計出新的設計用軟件，芯片設計人員對設計方法改動方面的響應速度也（比代工廠）更快?！盵!--empirenews.page--]
當被問及采用三柵制程的芯片在設計時，其設計的復雜程度是否比平面型晶體管芯片更復雜時，Mistry表示：“兩者只是有一些區(qū)別罷了。我認為設計的復雜程度并沒有提高?！币郧?，設計用軟件會為晶體管的寬度尺寸，功耗以及時延性能進行優(yōu)化，而現在設計軟件只不過在優(yōu)化晶體管寬度尺寸時要考慮如何并聯鰭的問題而已，這相比之下并沒有顯得更復雜，只是在優(yōu)化方式上有所區(qū)別而已。
CNBeta編譯
原文：semimd
下載文檔
