松下與瑞薩科技合作開發(fā)32nm工藝節(jié)點SoC

在始于1998年的聯(lián)合工藝技術(shù)開發(fā)的成功合作基礎(chǔ)上，松下公司與瑞薩科技公司已開始合作開發(fā)下一代32 nm節(jié)點SoC的基本工藝技術(shù)。兩家公司對其32 nm節(jié)點晶體管技術(shù)充滿信心，其他進展很快可以用于批量生產(chǎn)的產(chǎn)品。

可以預(yù)期，由于實現(xiàn)了其設(shè)計原則的小型化，32 nm節(jié)點SoC將實現(xiàn)更低的成本和改善的性能，但目前還有需要解決的許多技術(shù)問題。尤其是，必須采用新材料和開發(fā)新技術(shù)，以突破進一步集成的障礙，如晶體管柵極漏電和不一致的電氣特性問題，這些常常是現(xiàn)有技術(shù)存在的問題。采用新材料從技術(shù)上來說是很困難的；在32 nm節(jié)點實現(xiàn)可接受的晶體管性能的技術(shù)挑戰(zhàn)也要比其上一代工藝節(jié)點更難以克服。

為了應(yīng)對這些挑戰(zhàn)，新的32 nm SoC工藝采用了一種新開發(fā)的金屬/高介電系數(shù)（high-k）柵堆疊（gate stack）結(jié)構(gòu)晶體管技術(shù)和互連技術(shù)，使用了一種新型超低介電系數(shù)（ultra-low-k）材料。為了在32 nm節(jié)點實現(xiàn)采用互補金屬絕緣半導(dǎo)體（CMIS）技術(shù)的器件，即一種互補金屬氧化物半導(dǎo)體（CMOS），在優(yōu)化條件下在原子級對采用金屬/高介電系數(shù)柵堆疊結(jié)構(gòu)的晶體管應(yīng)用了超薄薄膜覆蓋層（cap layer）。這將有助于使用一層氧化硅薄膜作為柵極絕緣層，以實現(xiàn)普通晶體管結(jié)構(gòu)的開發(fā)。采用覆蓋層顯示出在實際使用中改善了晶體管可靠性，同時可抑制晶體管之間的電氣特性分布，進而有助于大規(guī)模電路的操作。

早在瑞薩科技建立之前，兩個合作伙伴就已經(jīng)致力于合作開發(fā)新一代SoC技術(shù)。迄今為止，他們的聯(lián)合開發(fā)工作已經(jīng)獲得了引人注目的成果。2001年他們開發(fā)了130 nm DRAM合成工藝，2002年開發(fā)了90 nm SoC工藝，2004年是90 nm DRAM合成工藝，2005年是65 nm SoC工藝，2007年是45 nm SoC工藝。

最新開發(fā)的新的32 nm制造工藝將應(yīng)用于先進移動和數(shù)字家電產(chǎn)品的SoC。

基于他們積累的技術(shù)專長和因此而帶來的新進展，以及多年的成功合作，松下與瑞薩科技希望繼續(xù)有效地開發(fā)先進工藝技術(shù)，從而能夠迅速開始各自的批量生產(chǎn)。