Synopsys助力意法半導體，Design Compiler技術加速ASIC設計

    電子設計自動化(EDA)軟件工具領導廠商Synopsys日前宣布，意法半導體在其90nm和65nm的ASIC設計流程中，應用Design Compiler拓樸繪圖技術，縮短了整個設計時間。意法半導體在其ASIC方法集中應用Design Compiler拓樸繪圖技術，從而消除了設計的反復(Iteration)，實現(xiàn)了內部設計團隊和外部客戶整個設計環(huán)節(jié)工作的順暢。

    在ASIC模式下，設計能否按計劃完成，在很多程度上取決于設計收斂完成前，網(wǎng)表在客戶與ASIC供應商間反復時間的縮短。Design Compiler中的拓樸繪圖技術可在真實物理實施之前，準確預測最終的設計時序、功耗、可測性及分區(qū)，從而幫助前端設計人員完成布局的前期可視性。這樣，客戶和ASIC供應商均可通過確認綜合后所實現(xiàn)的網(wǎng)表，實現(xiàn)預期性能。

   意法半導體前端技術制造部中心CAD和設計解決方案集團副總裁Philippe Magarshack表示：“拓樸繪圖技術幫助實現(xiàn)了RTL到GDSII路徑所急需的可預測性。前端設計師可以更早地識別并修復重要的設計問題，而無須象以前那樣等到完成布局后才發(fā)現(xiàn)問題。同樣，后端團隊也可以得到更為完善的物理實施網(wǎng)單，從而更有效地實現(xiàn)預期性能。我們對拓樸繪圖技術在高級ASIC設計方面的成效非常滿意，已將其融合到90nm和65nm的ASIC設計流程中。由于內部和外部的ASIC客戶在綜合過程中都要求加速設計流程，因此我們鼓勵他們都應用這一技術。”

    Design Compiler拓樸繪圖技術是一項創(chuàng)新的、經(jīng)過tapeout考驗的綜合技術，可有效縮短設計時間。其利用Galaxy設計平臺的物理實施技術，實現(xiàn)了綜合過程中對布局后時序、可測性、分區(qū)等設計成效的預測。此外，拓樸繪圖技術還利用時鐘樹綜合技術，完成設計分區(qū)后功耗結果的估算，從而實現(xiàn)對RTL到GDSII路徑的高度可預測性。

    Synopsys部署部總經(jīng)理兼高級副總裁Antun Domic認為，“目前，越來越多像意法半導體這樣的市場領先廠商已經(jīng)開始意識到，Synopsys公司提供的拓樸繪圖技術在幫助他們進一步順暢設計流程，降低設計周期方面的價值。我們希望能拓展與意法半導體的合作，通過廣泛部署拓樸繪圖技術為其ASIC客戶提供更大的支持?！?/P>