基于金屬氧化物的非揮發(fā)性記憶體──電阻式 RAM (RRAM)，在 11nm 節(jié)點前不可能進入市場；在此之前，堆疊式浮閘 NAND 快閃記憶體相對較具潛力，而且很可能會朝向2~4Tbit的獨立型整合晶片發(fā)展， IMEC 研究所記憶體研究專案總監(jiān) Laith Altimime 說。
Altimime揭示了快閃記憶體發(fā)展藍圖，并展示在17nm節(jié)點采用垂直8層堆疊，從傳統(tǒng)浮閘快閃記憶體轉(zhuǎn)換到所謂的 SONOS 快閃記憶體。他聲稱在14nm~11nm節(jié)點堆疊數(shù)量還可增加到16層。而 RRAM 要進入實際應用，也必須擁有類似的堆疊架構(gòu)才能在市場上競爭。 SONOS 全名為Silicon Oxide Nitride Oxide Silicon (矽-氧-氮化矽-氧-矽)。
IMEC 已經(jīng)和主要的記憶體制造商，包括爾必達(Elpida)、海力士(Hynix)、美光科技(Micro)和三星(Samsung)等，就快閃記憶體和后續(xù)的記憶體技術展開合作。但這份名單中顯然缺少了東芝(Toshiba)。目前所提出的記憶體電晶體堆疊均為獨立晶片(monolithic)，但未來除了晶片堆疊外，也可能會在封裝階段進行。
IMEC表示，RRAM必須注意11nm節(jié)點后與快閃記憶體發(fā)展藍圖的交會點。
針對RRAM，IMEC主要瞄準基于鉿/氧化鉿的材料。Altimime表示，他們之前研究過這些材料，目前這些材料展現(xiàn)出非常精確的層狀架構(gòu)設計，最佳化了dc/ac電氣性能，并具備良好的R-off到R-on比。IMEC也認為它具有良好的開關機制，這與晶格中的氧空位(oxygen vacancies)運動有關。
在今年六月的VLSI技術研討會中，來自 IMEC的研究團隊就SiO2/HfSiO/NiSi材料分析了RRAM的熱絲性能(filament properties)，展示如何依照可藉由量子力學傳導模型而量化的熱絲性質(zhì)在高電阻狀態(tài)實現(xiàn)最小電流。
在華盛頓的國際電子設備會議(International Electron Devices Meeting)中，IMEC的研究人員也提出了基于HfO2的RRAM單元，其尺寸小于10nm x 10nm，具有HF/HfOx電阻元件(resistive element)，每位元開關能量約0.1pJ或更低。其耐受性為5 x 10^7周期。然而，IMEC還未進行大規(guī)模陣列或RRAM的堆疊設計。“我們主要是為合作夥伴展示概念。每家公司都會有自己的晶片設計，”Altimime說。
走向堆疊
RRAM的高讀寫周期數(shù)，是該技術超越快閃記憶體的關鍵優(yōu)勢──快閃記憶體的耐受周期正隨著晶片微縮而減少。在22nm節(jié)點，快閃記憶體的耐受周期大約低于10^4。
這也是記憶體廠商競相尋求下一代最新記憶體技術的主要原因，惠普(HP)最近和Hynix宣布2013年底前將推出商用化的憶阻器記憶體產(chǎn)品。(請參考：憶阻器取代Flash？ HP擬2013推商用化元件)
然而，Altimime表示，他對此感到相當驚訝。“你將浮閘推展到極限就意味著3D了。針對16nm浮閘，3D BiCS是可用的，”他指的是東芝所提出的3D NAND快閃記憶體選項。
大多數(shù)記憶體制造商都提出了3D快閃記憶體架構(gòu)，如東芝和SanDisk的P-BiCS (pipe-shaped bit cost scalable)；三星的TCAT(terabit cell array transistor)； VSAT(vertical stacked array transistor)和VG(vertical gate)等。
透過整合單晶片的8、16或32層等非揮發(fā)性記憶體元件，平面設計規(guī)則可以放寬或至少維持在目前的25nm左右，但尺寸仍然超越2D記憶體。事實上，Altimime表示，為達到可接受的良率，平面設計規(guī)則必須再放寬。層數(shù)愈多，代表設計愈復雜，且良率更低。因此，其開發(fā)重點會集中在將各種技術折衷并最佳化，包括關鍵尺寸、獨立晶片整合以及多晶片整合，Altimime說。
“從研發(fā)到實際商品化還需要3~4年的時間。我們制訂了工程時間表，我們認為堆疊式快閃記憶體將會優(yōu)先，而后可能會是RRAM。”
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