聯華電28nm節(jié)點采用Cadence物理和電學制造性設計簽收

Cadence設計系統(tǒng)公司昨日宣布，歷經廣泛的基準測試后，半導體制造商聯華電子(UMC)已采用Cadence“設計內”和“簽收”可制造性設計(DFM)流程對28納米設計進行物理簽收和電學變量優(yōu)化。該流程既解決了隨機和系統(tǒng)良率問題，又為客戶的28納米設計提供另一種成熟的制造流程。通過與聯華電子的合作開發(fā)，這些新的流程整合了業(yè)界領先的DFM預防、分析和簽收能力，包括Cadence光刻物理分析器(LPA)、Cadence模板分析、Cadence光刻電學分析器(LEA)和Cadence化學機械拋光預測(CCP)技術。

對于28納米和以后產品，關鍵在于精準預測和自動修復DFM“熱點”加速產出時間。聯華電子入列不斷增長的領先制造廠商隊伍，以Cadence DFM解決方案為標準，為客戶提高生產率和良率。DFM簽收技術緊密地融入到Encounter 數字和Cadence Virtuoso 定制/模擬實現和簽收解決方案中。該解決方案為客戶提供了“設計糾正”能力，可對光刻、CMP和版圖相關效應的物理和參數影響進行建模和分析，然后優(yōu)化實現過程以彌補設計中的物理和電學變量，使用戶達到量產的目標。

“為達到產品上市的目標，28納米DFM解決方案需要提供較低的持有成本、對硅片的精確預估和高性能，”聯華電子 IP與設計支持部副總裁S.C.Chien表示。“經過嚴格評估后，我們選擇了Cadence的DFM技術是由于其在物理和電學DFM分析兩方面的超常特性?，F在，我們能為客戶先進的節(jié)點設計提供更高的可預見性和更快的制造時間。”

“在先進制程節(jié)點，在流片前預防潛在的DFM熱點和良率限制對于實現一次流片成功并取得最高的硅片良率是非常重要的，”Cadence硅實現部門，硅簽收與驗證全球副總裁Anirudh Devgan表示。“通過與聯華電子的緊密合作，我們不斷加強在簽收技術領先地位的投入，例如為當前和未來節(jié)點提供DFM感知的實現流程。”