Cadence物理驗證系統(tǒng)通過GF 65nm至14nm FinFET制程認證

 重點：

· 認證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗證簽收的先進技術(shù)

· 雙方共同的客戶可通過它與Cadence Virtuoso及Encounter平臺的無縫集成進行版圖設(shè)計和驗證版圖

21ic訊 Cadence設(shè)計系統(tǒng)公司今日宣布Cadence® Physical Verification System (PVS)通過了GLOBALFOUNDRIES的認證，可用于65納米至14納米FinFET制程技術(shù)的定制/模擬、數(shù)字和混合信號設(shè)計物理簽收。該認證明確了Cadence PVS物理驗證規(guī)則文件，可以用于Cadence Virtuoso® Integrated Physical Verification System、Cadence Encounter® Digital Implementation System及全芯片簽收。經(jīng)過認證的Cadence PVS規(guī)則文件，對客戶充分利用Cadence模擬和數(shù)字流程中在線的物理驗證，和完成全芯片物理簽收都是非常重要的。客戶可以訪問GLOBALFOUNDRIES客戶門戶www.global-foundryview.com獲取PVS規(guī)則文件。

“當領(lǐng)先的設(shè)計廠商轉(zhuǎn)向這些更小的幾何尺寸后，他們尋求能跟上他們不斷變化需求的工具，”GLOBALFOUNDRIES設(shè)計解決方案設(shè)計方法學(xué)總監(jiān)Richard Trihy博士表示，“明確了Cadence的Physical Verification System能對65納米至14納米技術(shù)節(jié)點的支持以后，我們共同客戶就能夠獲益于Virtuoso和Encounter流程的設(shè)計過程中在線的物理驗證方法。”

雙方共同客戶現(xiàn)能采用PVS作為標準，通過與Cadence Virtuoso定制IC設(shè)計平臺和Encounter Digital Implementation System的完美集成進行在線的設(shè)計簽收，然后進行全芯片簽收。設(shè)計過程中在線的PVS檢查讓客戶能在Virtuoso或Encounter平臺及時發(fā)現(xiàn)錯誤、提供修正指導(dǎo)原則、增量式地核對修正、并防止引入新的錯誤。Virtuoso Integrated Physical Verification System將PVS簽收技術(shù)集成至Virtuoso Layout Suite設(shè)計環(huán)境并驗證設(shè)計，就像它是以交互式的“實時”模式中繪制的一樣。與傳統(tǒng)流程相比，Encounter Digital Implementation System中時序感知的PVS增量式金屬填充可大幅縮短簽收ECO(工程變更)的完成時間。經(jīng)過認證的PVS物理簽收確保設(shè)計符合復(fù)雜規(guī)則并滿足所要求的芯片功能，同時又不失精確性。

“由于制造中不斷擴大的光刻設(shè)備和物理尺寸的差距，物理簽收的規(guī)則不斷地以指數(shù)速度發(fā)展。通過我們與GLOBALFOUNDRIES及雙方客戶的密切合作，我們不斷推出滿足當今最為先進的幾何尺寸復(fù)雜設(shè)計需求的設(shè)計和簽收技術(shù)，”Cadence數(shù)字與簽收集團高級副總裁Anirudh Devgan博士表示。“通過我們面向物理簽收的PVS規(guī)則文件的認證，我們的客戶能獲益于在Cadence設(shè)計平臺中集成的在線物理驗證技術(shù)，以實現(xiàn)最快tapeout時間。”