ANSYS 3D晶片堆疊技術(shù)獲臺積電認(rèn)證

隨著半導(dǎo)體先進(jìn)制程持續(xù)往5奈米、3奈米逼近的同時(shí)，摩爾定律也正逐漸走向物理極限。制程的微縮不只越來越困難，耗用的時(shí)間也越來越長，成本也越走越高。這使得半導(dǎo)體也必須從材料端與封裝端來打破制程技術(shù)的限制，并達(dá)到技術(shù)上的突破。

ANSYS針對臺積電 (TSMC) 創(chuàng)新系統(tǒng)整合晶片 (TSMC-SoIC) 先進(jìn)3D晶片堆疊技術(shù)開發(fā)的解決方案已獲臺積電認(rèn)證。SoIC是一種運(yùn)用Through Silicon Via (TSV) 和chip-on-wafer接合制程，針對多晶粒堆疊系統(tǒng)層級整合的先進(jìn)互連技術(shù)，對高度復(fù)雜、要求嚴(yán)苛的云端和資料中心應(yīng)用而言，能提供更高的電源效率和效能。

ANSYS的SoIC多物理場 (multiphysics)解決方案支援萃取(extraction)多晶粒共同模擬 (co-simulation) 和共同分析 (co-analysis)、電源和訊號完整性分析、電源和訊號電子遷移(electromigration;EM)分析以及熱和熱應(yīng)力分析。

除SoIC認(rèn)證外，臺積電也驗(yàn)證了運(yùn)用ANSYS RedHawk、ANSYS RedHawk-CTA、ANSYS CMA、和ANSYS CSM的最新Chip-on-Wafer-on-Substrate (CoWoS) 封裝技術(shù)叁考流程，以及對應(yīng)的系統(tǒng)層級分析晶片模型。

臺積電設(shè)計(jì)基礎(chǔ)架構(gòu)行銷事業(yè)部資深協(xié)理Suk Lee表示：「我們對與ANSYS合作推出TSMC-SoIC的成果感到非常滿意。這讓客戶可以滿足云端和資料中心應(yīng)用持續(xù)增長的效能、可靠度和電源需求。本次合作結(jié)合了ANSYS的完整晶片-封裝共同分析(chip-package co-analysis)解決方案及臺積電的SoIC先進(jìn)制程堆疊技術(shù)，來因應(yīng)復(fù)雜的3D-IC封裝技術(shù)多物理場挑戰(zhàn)?！?/p>

ANSYS總經(jīng)理John Lee表示：「我們的3D-IC解決方案因應(yīng)了復(fù)雜的多物理場挑戰(zhàn)，滿足嚴(yán)苛的電源、效能、散熱和可靠度需求。ANSYS提供完整晶片感知 (chip aware) 系統(tǒng)和系統(tǒng)感知 (system aware) 晶片signoff解決方案，幫助共同客戶更有信心地加速設(shè)計(jì)整。r與臺積電密切合作，在臺積電的5納米FinFET制程上對其 Calibre nmDRC™、Calibre nmLVS™、Calibre YieldEnhancer、Calibre PERC™和 AFS Platform軟件進(jìn)行認(rèn)證，以使雙方的共同客戶獲益。例如，Mentor支持臺積電5納米FinFET技術(shù)的Calibre PERC可靠性驗(yàn)證解決方案已特別增強(qiáng)，可透過為全芯片設(shè)計(jì)提供漏電流檢查來提升產(chǎn)品的可靠性。執(zhí)行這些檢查可協(xié)助共同客戶確保不會發(fā)生過度漏電流的情況，以實(shí)現(xiàn)最佳的設(shè)計(jì)效能。