S2C推出原型驗證產(chǎn)品TAI Verification Module

21ic訊 S2C日前宣布他們已經(jīng)開發(fā)了一種原型驗證產(chǎn)品，即TAI Verification Module（專利申請中）。它允許使用者通過一條x4 PCIe Gen2通道到連接FPGA原型中的用戶設計和用戶的電腦，使得用戶能夠使用大量數(shù)據(jù)和測試向量對FPGA原型中的用戶設計進行快速驗證。基于Altera Stratix-4 GX FPGA的TAI Verification Module將Altera 的SignalTap Logic Analyzer集成到了S2C的TAI Player軟件中，它能支持在多個FPGA進行RTL 級別調(diào)試。這項創(chuàng)新的技術在設計編譯過程中建立了多組，每組480個probe，從而使用戶能在不需要進行冗長的FPGA重新編譯的情形下在多個FPGA中查看數(shù)以千計的RTL級probe。
S2C的董事長及首席技術官Mon-Ren Chene先生說：“從2003年起，我們就一直和客戶緊密合作。我們注意到許多客戶都想把他們PC端大量的測試數(shù)據(jù)傳送給基于FPGA的原型或者將基于FPGA的原型測試結果傳送回PC。此外，多數(shù)客戶運用FPGA廠商的工具來進行驗證調(diào)試，而且在最近，更多客戶使用新的第三方工具。FPGA廠商工具的一大限制就是其一次只允許客戶調(diào)試一次FPGA。這對于單一FPGA解決方案還是比較適宜的，但是對于多FPGA解決方案——比如我們于2011年4月發(fā)布的最新32.8M門的4 FPGA Quad S4 TAI LM 來說局限性則是非常大的。”我們帶來的Verification Module技術能通過一條 x4 PCIe Gen 2通道使基于FPGA的原型和用戶的驗證環(huán)境達到雙向快速的數(shù)據(jù)傳送。TAI Verification Module也能允許用戶同時查看多顆FPGA發(fā)來的信號。”
三種運行模式
S2C S4 TAI Verification Module提供了三種使用方式：Verification Mode（驗證模式）、Debug Mode（調(diào)試模式）及Logic Mode（邏輯模式）。驗證模式使用SCE-MI或定制的C-API通過一條 x4-lane PCIe Gen2通道實現(xiàn)海量數(shù)據(jù)和PC之間的傳輸。在調(diào)試模式中，S4 TAI Verification Module通過使用Altera SignalTap且同時保持用戶的RTL名從而實現(xiàn)了多個FPGA的同步調(diào)試。在邏輯模式中，用戶能原型化一個設計，其容量能達到3.6M門。 Verification Module中所有的調(diào)試和驗證設置都在TAI Player Pro™中完成。
驗證模式
驗證模式利用TAI Verification Module的高速PCIe Gen2接口將大量驗證數(shù)據(jù)在PC和TAI Logic Module之間進行雙向快速地傳輸。該模式能將原型系統(tǒng)和仿真器直接連接進行同步仿真。用戶能利用下圖所示的S2C提供的定制C-API或者符合行業(yè)標準的SCE-MI接口：
 

 
PC
驗證數(shù)據(jù)
C-API/SCE-MI(標準協(xié)同仿真建模接口)        Pcle Gen2 
TAI Verification Module   
Transactors    執(zhí)行端
TAI Logic Module  
調(diào)試模式
調(diào)試模式則利用了用戶現(xiàn)有的Altera SignalTap調(diào)試環(huán)境。TAI Verification Module從TAI Logic Module中的多個FPGA獲取用戶定義的信號通過JTAG接口與SignalTap連接。
如下圖所示，TAI Verification Module直接插在了新的Quad S4 TAI Logic Module上：

 
最高能見度
Quad S4 Logic Module中每個FPGA的120信號都接到了Verification Module的FPGA中。用戶能在Quad S4 Logic Module的每個FPGA中進行120 x N信號的路徑選擇。在最初的軟件發(fā)布版本，N固定在4上，但是在今后的版本中這將由用戶來定義。所有的用戶必須在設計綜合前在RTL級選擇Probes并且將它們按照每個FPGA120個probe來進行分組。TAI Player Pro自動采用的多路復用技術將來自多個FPGA的調(diào)試信號發(fā)送至Verification Module的單個AlteraSignalTap，并保留RTL的名字。在使用Altera的SignalTap調(diào)試過程中的調(diào)試數(shù)據(jù)存儲在Verification Module FPGA的存儲器中只到預先設置的觸發(fā)條滿足。

 
邏輯模式
S4 TAI Verification Module能作為小規(guī)模的SoC或ASIC設計高達3.6M門容量的單個原型使用。S4 TAI Verification Module能配置在AlteraStratix IV 180或360 GX FPGA上，并且在4個 LM連接器上共有480個外部I/O，x4 PCIe Gen2接口和2對SMA接口的千兆比特收發(fā)器。
實用性
TAI Verification Module硬件現(xiàn)在已供使用。