應(yīng)對FinFET挑戰(zhàn) 新思科技Customs Compiler簡化定制設(shè)計(jì)

隨著英特爾、三星和臺積電全面量產(chǎn)14/16納米工藝，且積極朝10納米、7納米邁進(jìn)，半導(dǎo)體技術(shù)已正式跨入FinFET時(shí)代。不過，F(xiàn)inFET工藝節(jié)點(diǎn)無論在設(shè)計(jì)上，還是制造端，都對工程師提出更多挑戰(zhàn)，特別是模擬與數(shù)字的混合電路設(shè)計(jì)變得更加復(fù)雜，定制設(shè)計(jì)工程師將不得不進(jìn)行更多人工干預(yù)，從而花費(fèi)更多時(shí)間方能完成從設(shè)計(jì)到仿真的全部任務(wù)流程。為此，新思科技(Synopsys)日前推出了新一代的Custom Compiler定制設(shè)計(jì)解決方案，其中革新性地采用了可視化輔助設(shè)計(jì)，配合Layout、Template、In-Design和Co-Design四種輔助功能，可有效簡化定制設(shè)計(jì)流程，大幅縮短設(shè)計(jì)時(shí)間。根據(jù)新思科技Marketing Director Dave Reed的介紹，可以將以前1小時(shí)的任務(wù)，縮短至8分鐘。

FinFET節(jié)點(diǎn)，電路設(shè)計(jì)復(fù)雜度倍增

“隨著14/16納米工藝產(chǎn)能的提高，越來越多設(shè)計(jì)公司開始將其納入計(jì)劃，而且我們發(fā)現(xiàn)國內(nèi)公司往往更加偏受采用先進(jìn)工藝。因此，F(xiàn)inFET的應(yīng)用正在成為市場趨勢。”在對Custom Compiler進(jìn)行產(chǎn)品發(fā)布時(shí)，Dave Reed首先提到。

但是，Dave Reed同時(shí)也表示，F(xiàn)inFET的出現(xiàn)將對定制設(shè)計(jì)人員帶來更多新的挑戰(zhàn)。比如設(shè)計(jì)規(guī)則(Design Rule)將變得更加復(fù)雜，相比28納米，16納米的設(shè)計(jì)規(guī)則至少增加了一倍。這使得以往一個(gè)相對簡單的器件，設(shè)計(jì)與仿真都變的更為復(fù)雜。

如果進(jìn)一步分析還會發(fā)現(xiàn)，F(xiàn)inFET對物理設(shè)計(jì)帶來的挑戰(zhàn)更大。“以電遷移(EM)和電壓降(IR)為例，由于電路線寬變小，電流密度增大，將會造成更強(qiáng)的電遷移效應(yīng)，同時(shí)更加容易導(dǎo)致電壓降的出現(xiàn)。這些都是導(dǎo)致設(shè)計(jì)規(guī)則增加的重要原因，整個(gè)電路設(shè)計(jì)的布局布線(Layout)將變得特別復(fù)雜。”Dave Reed表示。

正是由于行業(yè)開始轉(zhuǎn)向FinFET工藝節(jié)點(diǎn)，定制設(shè)計(jì)人員的生產(chǎn)效率面臨挑戰(zhàn)，需要新的解決方案彌補(bǔ)原有的落差。

定制設(shè)計(jì)新階段，可視性輔助自動化

其實(shí)，定制版圖一直都是集成電路設(shè)計(jì)的最大瓶頸。因?yàn)樵跀?shù)字電路部分，整個(gè)過程設(shè)計(jì)人員都可以通過工具輔助完成，工程師只需要設(shè)計(jì)邏輯部分，其中的物理設(shè)計(jì)可以通過約束條件實(shí)現(xiàn)。“但是定制版圖不同，定制版圖任何工藝上有一點(diǎn)不同的要求，都需要人工進(jìn)行處理。所以，即使到了現(xiàn)在，定制版圖仍是每個(gè)公司集成電路開發(fā)最慢的一個(gè)環(huán)節(jié)。”Dave Reed表示。

回顧定制版圖的設(shè)計(jì)發(fā)展歷程，大致經(jīng)歷了四個(gè)階段：最初是手工階段(Manual Layout)，即用手工繪制版圖階段。此后隨著計(jì)算機(jī)的普及，開始進(jìn)入計(jì)算機(jī)輔助階段(Computerized Layout)，工程師可以在計(jì)算機(jī)上畫版與修改。第三階段是電路驅(qū)動階段(schematic Driven Layout)，即用工具保證電路和版圖之間的對應(yīng)關(guān)系，有效減少了電路的連接錯(cuò)誤。第四個(gè)階段是約束條件驅(qū)動階段(constraints Driven Layout)。這個(gè)階段的工具變得更加自動化。設(shè)計(jì)人員只要設(shè)置好約束條件，即可以讓工具自動產(chǎn)生部分布局布線，提高了工作效率。

FinFET時(shí)代的到來，對混合信號設(shè)計(jì)提出了更多挑戰(zhàn)。不同于數(shù)字電路，數(shù)字的布局布線關(guān)注點(diǎn)主要在時(shí)序和面積上，只要設(shè)好約束條件，工具即可自動部署。而模似電路部分要考慮的維度卻有很多，很難像數(shù)字那樣，被抽象成時(shí)序和面積等少數(shù)的約束條件，模擬電路也就很難仿照數(shù)字電路，通過約束條件進(jìn)行版圖設(shè)計(jì)。

“所以，新思科技為了解決上述問題，提出了新的輔助設(shè)計(jì)方案，即可視性輔助自動化，幫助定制設(shè)計(jì)人員提升工作效率。”Dave Reed表示，“可視化輔助的版圖設(shè)計(jì)是一個(gè)新的流程。它在‘約束條件輔助’的基礎(chǔ)上又往前走了一步，可以通過圖形化的界面幫助定制設(shè)計(jì)人員，產(chǎn)生真正需要的約束條件。我們甚至可以在一個(gè)電路設(shè)計(jì)之初，就先分析它的拓?fù)浣Y(jié)構(gòu)，給出參考，定制設(shè)計(jì)人員可以基于這些參考，逐步嘗試，最終達(dá)到最佳方案。這是一個(gè)逐漸優(yōu)化過程。相比條件驅(qū)動的設(shè)計(jì)，視覺輔助自動化加快了版圖設(shè)計(jì)的速度，無需迫使用戶創(chuàng)建基于文本的約束條件或使用晦澀的語言編寫代碼。反之，它使用版圖設(shè)計(jì)人員熟悉的方式，即圖形界面鼠標(biāo)操作。當(dāng)設(shè)計(jì)人員創(chuàng)建版圖時(shí)，Custom Compiler自動推斷所需的約束條件，自動執(zhí)行單調(diào)的步驟。”

四大輔助功能，解決布局挑戰(zhàn)

基于可視性輔助自動化，Custom Compiler提供了四種輔助功能：Layout、In-Design、Template和Co-Design，有助于設(shè)計(jì)人員更加自然地加快定制設(shè)計(jì)。

具體來說，Layout 輔助功能可以借助視覺引導(dǎo)提高布局布線速度。該功能允許用戶連續(xù)改進(jìn)，無需預(yù)先輸入任何文本約束條件，在工具自動提供的版圖設(shè)計(jì)選擇中逐步得到完全可控的結(jié)果，。In-Design 輔助功能通過在版圖設(shè)計(jì)的同時(shí)捕捉物理和電氣錯(cuò)誤，降低成本高昂的設(shè)計(jì)迭代次數(shù)。Custom Compiler提供速度極快并始終保持激活狀態(tài)的嵌入式設(shè)計(jì)規(guī)則檢查(DRC)引擎，電遷移檢查引擎以及電阻和電容提取引擎。Template輔助功能可以通過智能識別與先前完成的電路類似的電路，支持用戶將相同的布局布線模式當(dāng)作模板用于新的電路。Co-Design Assistants可以讓用戶自由地在Custom Compiler與 IC Compiler之間來回切換，使用各自的功能持續(xù)改善自己的設(shè)計(jì)，IC Compiler用戶可以對其數(shù)字設(shè)計(jì)執(zhí)行定制編輯，Custom Compiler用戶可以利用IC Compiler在自己的定制設(shè)計(jì)中實(shí)施數(shù)字模塊。

“Layout 輔助功能提高布局布線任務(wù)速度;Template輔助功能簡化復(fù)用流程;In-Design 輔助功能在最終物理驗(yàn)證前捕捉物理和電氣錯(cuò)誤;而Co-Design輔助功能可將IC Compiler和Custom Compiler結(jié)合，形成一個(gè)統(tǒng)一的數(shù)字化和定制設(shè)計(jì)實(shí)施解決方案。”Dave Reed總結(jié)指出。

此外，Dave Reed還指出，Custom Compiler是整個(gè)新思科技Galaxy Design平臺的組成之一。它與IC Compiler、Design Compiler、StarRC等共同為工程師提供完整的設(shè)計(jì)仿真工具的解決方案。