Actel 推出Libero IDE 7.2

    Actel公司宣布推出Actel Libero™ 集成設(shè)計(jì)環(huán)境 (IDE) 的最新版本7.2，具備嶄新功能，可提升基於Actel現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA) 設(shè)計(jì)的靈活性、效率和性能。Libero IDE 7.2 具有強(qiáng)化的SmartGen、SmartTime和SmartPower 工具，提供全新的知識(shí)產(chǎn)權(quán) (IP) 核生成功能，以支持Actel 的 Fusion™  可編程系統(tǒng)芯片 (PSC) 產(chǎn)品。Libero IDE 7.2還同時(shí)為Actel Fusion、ProASIC3和 RTAX-S系列產(chǎn)品的設(shè)計(jì)人員，提供增強(qiáng)的時(shí)序和功率分析功能。

    Actel應(yīng)用解決方案高級(jí)市務(wù)總監(jiān)莊正一說(shuō)：“隨著越來(lái)越多的系統(tǒng)工程師轉(zhuǎn)向FPGA，Libero IDE 7.2能讓這些設(shè)計(jì)人員全面發(fā)揮 Fusion 平臺(tái)的功能，而不論是否使用系統(tǒng)級(jí)芯片 (SoC)、混合信號(hào)、分立或模擬設(shè)計(jì)環(huán)境。Actel的承諾是要為客戶提供能提升設(shè)計(jì)人員效率和FPGA器件性能的工具，新推出的IDE具備嶄新的SmartGen、SmartTime 和SmartPower功能，可以滿足設(shè)計(jì)人員的設(shè)計(jì)需求之余，并同時(shí)降低成本和提高整個(gè)系統(tǒng)的可靠性?！?

    針對(duì)眾多常用的IP功能，SmartGen工具會(huì)為用戶帶來(lái)設(shè)計(jì)自動(dòng)化特性，讓設(shè)計(jì)人員為以Fusion 為基礎(chǔ)的設(shè)計(jì)導(dǎo)入現(xiàn)有的IP核及創(chuàng)制新的IP核。新功能包括采樣序列生成器、采樣序列生成器配置電路和圖形化鎖相環(huán) (PLL) 配置器。此外，監(jiān)控模塊變化和相互關(guān)聯(lián)的狀態(tài)管理功能現(xiàn)可將所獲得的信息直接傳遞給Libero，讓設(shè)計(jì)人員只需點(diǎn)擊一下鼠標(biāo)便可更新所有相關(guān)的模塊?，F(xiàn)在，SmartGen更支持直接更新用以配置模擬系統(tǒng)構(gòu)件的非揮發(fā)性內(nèi)存，因此能減少或消除冗長(zhǎng)的綜合迭代過(guò)程。

    Actel 的 SmartTime 時(shí)序分析工具提供基于業(yè)界標(biāo)準(zhǔn)的靜態(tài)時(shí)序分析功能，包括 Synopsys 公司的設(shè)計(jì)約束 SDC，以及新的圖形化約束界面，因此使到 ASIC 向混合信號(hào) FPGA 的過(guò)渡更加容易。另一項(xiàng)新增功能是時(shí)鐘源滯后分析，容許對(duì)具抖動(dòng)的時(shí)鐘定義約束條件，協(xié)助設(shè)計(jì)人員分析 FPGA 在其操作環(huán)境中的時(shí)序。SmartTime 也能對(duì)內(nèi)部和外部生成的時(shí)鐘進(jìn)行異步信號(hào)的恢復(fù)和移除時(shí)序的正確性檢查。

    Actel SmartPower功耗分析工具的增強(qiáng)功能讓用戶可進(jìn)行詳細(xì)的功耗分析，因而有助于節(jié)省功耗、降低成本和提高設(shè)計(jì)的可靠性。SmartPower現(xiàn)在能分別生成網(wǎng)絡(luò)、系統(tǒng)門(mén)、I/O、RAM、FIFO以及時(shí)鐘電路的功耗信息，又或根據(jù)部件類型逐個(gè)模塊生成功耗信息。該工具可因應(yīng)所有已定義的電壓進(jìn)行電力分配檢查和功耗比較。此外，SmartPower還可根據(jù)啟動(dòng)率估計(jì)每個(gè)負(fù)載的定時(shí)和輸出功率，使設(shè)計(jì)人員能更精確地計(jì)算出系統(tǒng)功耗。

    Actel Libero IDE 7.2 Platinum (白金) 版本可運(yùn)行于Windows和Unix平臺(tái)；升級(jí)的 Libero Gold (金) 版本則用于Windows平臺(tái)。所有版本均提供一年期可更新的使用權(quán)證。