瑞薩 推出可在32nm及以上工藝實(shí)現(xiàn)SRAM的技術(shù)

    瑞薩科技公司（Renesas Technology Corp.）宣布，開發(fā)出一種可在32 nm（納米）及以上工藝有效實(shí)現(xiàn)SRAM的技術(shù)，以用于集成在微處理器或SoC（系統(tǒng)級芯片）中的片上SRAM。

    新開發(fā)的技術(shù)采用SOI（絕緣硅）技術(shù)，可獨(dú)立控制基體電位，也就是構(gòu)成SRAM的晶體管的三種襯底部分，從而顯著擴(kuò)展SRAM的運(yùn)行容限。

    對采用這一技術(shù)的65 nm CMOS工藝的2 Mb SRAM實(shí)驗(yàn)制造和評估證實(shí)，與沒有使用該技術(shù)的器件相比，工作下限電壓可提高大約100 mV。此外，讀取容限（靜態(tài)噪聲容限：SNM）——SRAM運(yùn)行容限指標(biāo)——可改善大約16%，寫入容限的改善大約為20%，同時(shí)晶體管的電氣特性變化可有大約19%的下降。

    SNM可隨工藝的優(yōu)化而下降。不過，在32 nm和22 nm工藝仿真方面，已證實(shí)與沒有采用這一技術(shù)的器件相比，32 nm SNM大約改善了27%，22 nm大約為49%，這相當(dāng)于實(shí)現(xiàn)了等于65 nm工藝水平的SNM。因此可以說，這一技術(shù)履行了實(shí)現(xiàn)32 nm及以上工藝SRAM的承諾。

產(chǎn)品細(xì)節(jié)如下：

（1）使用SOI
    制造變化需要原子級的控制，要減少這種變化極其困難。因此，當(dāng)假定的制造變化發(fā)生時(shí)，抑制電氣特性變化的方法就顯得非常重要了，其中一種有效的方法是通過將一個(gè)電壓施加在襯底上來控制門限電壓。不過，利用體硅,多個(gè)晶體管通常可以形成于在硅襯底上創(chuàng)建的一個(gè)叫做井的區(qū)域當(dāng)中。利用這個(gè)結(jié)構(gòu)，該襯底電位被施加到多個(gè)晶體管上，因此要更準(zhǔn)確地控制個(gè)別晶體管極其困難。另一方面，采用SOI技術(shù)，晶體管形成在一種絕緣體薄膜的硅層上，因此晶體管可以實(shí)現(xiàn)電氣絕緣，這是一種有助于對晶體管進(jìn)行個(gè)別控制的易于實(shí)現(xiàn)的結(jié)構(gòu)。此外，這個(gè)案例還使用了一種所謂部分耗盡SOI MOSFET（金屬氧化物硅場效應(yīng)晶體管）來施加基體電位。

（2）采用混合溝道隔離結(jié)構(gòu)
    混合溝道隔離結(jié)構(gòu)是一種采用瑞薩專有技術(shù)的用于薄膜SOI器件的單元隔離結(jié)構(gòu)。這種混合溝道隔離結(jié)構(gòu)具有可完全消除SOI層的全溝道隔離能力，以及通過使薄SOI層保持在隔離的氧化物薄膜之下，使之可能在每個(gè)晶體管上施加不同體電位的部分溝道隔離來控制體電壓的能力。

（3）體電位的獨(dú)立和動態(tài)控制技術(shù)
    通過獨(dú)立控制SRAM元件晶體管的體電位，以及動態(tài)地滿足諸如讀寫等SRAM操作可以增加運(yùn)行容限。

    6晶體管型SRAM元件由兩組晶體管組成，每組包括三種晶體管（訪問、驅(qū)動器和負(fù)載）。在這個(gè)案例中，為了有利于SRAM讀寫，開發(fā)了一種可以通過以下幾種連接控制每個(gè)晶體管體電位的技術(shù)，以改善運(yùn)行容限。

（a）NMOS通過字線訪問晶體管和進(jìn)行驅(qū)動晶體管控制
    在一次SRAM的讀寫操作中一個(gè)字線為正電位。通過把一個(gè)基體連接到一個(gè)字線，字線的正電位可施加到一次寫操作的基體。因此，訪問晶體管（NMOS）的門限電壓下降，出現(xiàn)一個(gè)大電流流動，以改善寫入容限。

（b）通過電源線進(jìn)行PMOS負(fù)載晶體管控制
    負(fù)載晶體管（PMOS）連接一條電源線，讀操作時(shí)的電源線電位比寫操作時(shí)稍微低一些。利用這種方法，負(fù)載晶體管門限電壓可在讀操作時(shí)降低，利用引導(dǎo)電流（facilitating current flow）來防止數(shù)據(jù)損失。此外，如（a）所述，由于正電位被施加到驅(qū)動晶體管的基體上，門限電壓下降，讀輸入電壓被降低。這些控制功能有助于實(shí)現(xiàn)讀取容限的改善。