功率MOS場效應晶體管是新一代電力電子開關器件，在微電子工藝基礎上實現電力設備高功率大電流的要求。自從垂直導電雙擴散VDMOS(VerticalDou-ble-diff used Metal Oxide Semiconductor)新結構誕生以來，電力MOSFET得到了迅速發(fā)展。本文分別從管芯的靜態(tài)參數設計方面，介紹了VMDOS(200 V)設計的方法以及仿真的結果，并對流片結果進行了比較。
1 芯片設計
1.1 芯片設計思路設計
高壓的VDMOS器件，希望得到高的耐壓容量，低的特征導通電阻。降低導通電阻的方法主要是：減薄外延厚度、降低外延層電阻率、增加柵長LG、降低P-body的結深(xp+wo);而高的耐壓容量要求：增加外延層厚度、增加外延電阻率、減小櫥長LG，P-body的結深對耐壓的影響取決于P-body間距的減小和外延耗盡厚度的減薄哪個因素對耐壓的影響更大。高壓VDMOS的靜態(tài)參數優(yōu)化設計主要矛盾集中在外延的選擇、柵長及P-body的結深的確定上。
1.2 VDMOS耐壓的設計
使半導體器件耐壓受到限制的電擊穿有雪崩擊穿與隧道擊穿2種，隧道擊穿主要發(fā)生在耐壓小于7 V的低壓器件中。在這里只討論高壓器件所涉及到的雪崩擊穿。計算雪崩擊穿的公式：
αeff=1.8×10-35E7cm-1
式中：E以V/cm為單位。
表1中列出了幾種結的擊穿電壓、最大電場EM與耗盡層厚度的關系。
表1中：VBR的單位V，NB的單位為cm-3。NB對單邊突變結代表輕摻雜區(qū)的雜質濃度，對雙邊突變結代表：
式中：NA及ND是兩邊的雜質濃度;a代表線性緩變結雜質濃度梯度單位為：cm-4。
當襯底雜質濃度NB低而a值大時，VBR過渡到最下方的斜線，與單邊突變結一致;當NB高而a值小時，VBR與NB無關，這相當于線性緩變結的情形。
由于導通電阻隨擊穿電壓猛烈增長，使得提高表面擊穿電壓在功率MOS中顯得格外重要，因為若表面擊穿電壓低于體內很多，即等于此耐壓的管子要以無謂增大導通電阻作犧牲來達到。為了提高表面擊穿電壓，功率MOS常用的終端技術有浮空場限環(huán)、場板等，有時還將這些技術結合起來使用，使表面擊穿電壓達到體內擊穿電壓的70 %～90%。
現代的終端技術已能使表面擊穿電壓達到體內理想一維電場分布的擊穿電壓的90%，在這種情況下，另一影響擊穿電壓的因素需要考慮，這就是每一個阱邊角上的電場集中效應。當兩個P阱之間距離很近時，邊角電場出現峰值并不明顯，擊穿電壓沒有多大下降，但是P阱靠近則導通電阻也變大。由此可見，在這種情形下，高壓器件的元胞圖形對導通電阻又發(fā)生影響。計算表明方形阱最差，因為其角上為球面結，擊穿最低。條狀結構的P阱沒有角，只有邊，邊上為圓柱結，擊穿電壓稍高，但條狀結構有較高的導通電阻，仔細的研究結果表明，最優(yōu)的結構是圓形元胞，而且兩個P阱之間的距離應比由邊緣電場決定的距離稍大。但是，圓形在制版過程和工藝對準方面有一定的困難，所以近似圓形的六角形成為最佳的選擇。[!--empirenews.page--]
1.3 閾值電壓的設計
對于多晶硅柵的NMOS管，閾值電壓可寫作：
式中：Vcp是高濃度N+摻雜的多晶硅柵和P-body區(qū)的接觸電勢，△VTh是強反型下的表面勢：
當達到和超出閾值電壓時，△V=△Vth=(kT/q)ln(nA/ni);Qss是Si-SiO2界面雜質引入的電荷，通常它帶負電。
1.4 導通電阻的設計
導通電阻Ron=Rcs+Rbs+Rch+Ra+Rj+Re+Rbd+Rcd。各部分的含義為：Rcs為源極引線與N+源區(qū)接觸電阻，該電阻可通過適當的金屬化工藝而使之忽略不計;Rbs源區(qū)串聯電阻;Rch溝道電阻;Ra柵電極正下方N-區(qū)表面積累層電阻;RJ相鄰兩P阱間形成的J型管區(qū)電阻;Re高阻外延層的導通電阻;Rbd漏極N+層(即襯底)的導通電阻，由于此處雜質濃度較高，因此Rbd可忽略不計;Rcd為漏極接觸電阻，其阻值較小，可忽略不計。
在200 V的器件中Rch起著主要作用：
理論上可以通過減小溝道長度或增加溝道內電子遷移率的辦法來減小溝道電阻。但對于N溝道MOSFET器件，電子遷移率可近似看作常數，而溝道長度受到溝道穿通二次擊穿的限制。目前通過增加溝道寬度即提高元胞密度是減小溝道電阻的主要方法。
1.5 參數的仿真結果
該器件用Tsuprem 4和Medici軟件混合仿真。關鍵工藝參數為：外延厚度20μm，外延電阻率5Ω·cm;柵氧厚度52 nm(5+40+5 min);P阱注入劑量在3×1013cm-3，推阱時間為65 min。表2給出了靜態(tài)參數表。
各參數仿真圖如圖1，圖2所示。
1.6 結終端仿真結果
結終端結合自對準工藝，P等位和場限環(huán)的形成依靠多晶和場氧進行阻擋，利用多晶硅作為金屬場板。使用了1個等位環(huán)和3個場限環(huán)，耐壓可以達到242 V，仿真結果如圖3～5所示。
2 制造結果
在基于設計和封裝控制的基礎上，進行了樣品的試制。采用的是TO-257的扁平封裝。管芯試制樣品后，對相關參數進行了測試，測試結果見表3所示。因為導通電阻是在封裝之后測試，在封裝后會引入一定的封裝電阻，所以導通電阻比仿真時略有增大。隨后對管芯進行了封裝，試驗產品出來后，發(fā)現有近一半產品的閾值電壓有所縮小，有的甚至降到1V以下。出現這一問題，及時查找原因，發(fā)現燒結時間過長可能是閾值電壓縮小的主要原因。由于本產品外形的特殊性，燒結時，每一船放的產品只數不能過多。而量少了，原來的燒結時間就顯得過長。燒結時使用的是氫氣保護，燒結時間長了，使氫離子在柵極上堆積，致使閾值電壓下降。于是嘗試著將燒結時間縮短，可是燒出來又出現了新的問題：很多產品的燒結焊料熔化不均勻，使芯片與底座燒結不牢，用探針一戳，就掉下來了。為了解決這一矛盾，反復試驗將燒結時間用秒數來增減。最終達到在焊料完全均勻熔化的前提下，又使閾值電壓不至于縮小。[!--empirenews.page--]
3 結語
200V VDMOS器件的設計主要受到擊穿電壓和導通電阻兩個參數的相互影響和相互制約，在設計中應優(yōu)化兩個參數的范圈。在滿足其中一個的條件下使另一個達到最優(yōu)的選擇，采用仿真設計可大大減少設計成本。
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