低壓差穩(wěn)壓器關(guān)鍵參數(shù)的了解

低壓差穩(wěn)壓器(也稱(chēng)為L(zhǎng)DO)的使用在許多應(yīng)用中很常見(jiàn)，因?yàn)樗鼈兲峁┝艘环N簡(jiǎn)單而廉價(jià)的方法來(lái)調(diào)節(jié)必須從較高輸入電壓降壓的輸出電壓。此外，與開(kāi)關(guān)穩(wěn)壓器相比，線(xiàn)性L(fǎng)DO易于實(shí)現(xiàn)并且噪聲非常低。

雖然LDO規(guī)格簡(jiǎn)單易懂，但某些應(yīng)用可能需要更深入地了解關(guān)鍵參數(shù)，以確保穩(wěn)壓器適合預(yù)期的應(yīng)用并滿(mǎn)足整體電路要求。遺憾的是，數(shù)據(jù)表并未在所有可能的操作條件下提供所有規(guī)格。在這種情況下，設(shè)計(jì)者必須解釋和推斷可用信息，以確定在非指定條件下的性能。

此功能要求設(shè)計(jì)人員對(duì)LDO規(guī)格和功能有很好的理解。除了這里提供的信息之外，我還建議閱讀德州儀器公司Michael Day的“理解低壓降(LDO)穩(wěn)壓器”，它提供了對(duì)線(xiàn)性L(fǎng)DO穩(wěn)壓器的壓差性能的基本了解。它還向您展示了LDO和系統(tǒng)參數(shù)如何影響LDO的壓差性能及其操作。

解釋從基本規(guī)格壓差開(kāi)始，這是穩(wěn)壓器所需的最小電壓。保持監(jiān)管。例如，具有1 V壓降的3.3 V LDO穩(wěn)壓器將需要4.3 V的最小輸入。為了理解LDO上的壓降含義，讓我們看一下帶有傳遞元件的基本LDO架構(gòu)。如圖1所示，傳輸元件可以是N或P溝道FET，它提供的電壓降是FET導(dǎo)通電阻RDS(on)的函數(shù)。

圖1：LDO的傳輸元件可以是N或P溝道FET(由TI提供)。

本質(zhì)上，LDO的行為類(lèi)似于可變電阻，其電阻值由圖2所示的誤差放大器控制。通常，如果輸入是恒定電源，LDO可以簡(jiǎn)單地用電阻代替。但是，實(shí)際上，輸入源永遠(yuǎn)不會(huì)是恒定的，因此需要反饋來(lái)改變LDO的有效電阻以維持所需的穩(wěn)壓輸出電壓。根據(jù)輸入電壓或負(fù)載電流，誤差放大器驅(qū)動(dòng)通路元件的柵極以保持恒定的輸出電壓。

圖2：基本LDO模塊圖(由TI提供)。

但是，存在基于FET的V-I曲線(xiàn)的限制和邊界條件，超過(guò)該曲線(xiàn)，LDO將無(wú)法按預(yù)期執(zhí)行。如圖3所示，x軸是FET的漏源電壓VDSM，對(duì)于LDO是VIN - VOUT，而y軸表示以安培(A)為單位的傳輸FET晶體管的漏極電流。使用此曲線(xiàn)，工程師可以確定任何工作電流下的壓差。實(shí)際上，必須通過(guò)輸入電壓或負(fù)載電流的變化來(lái)控制傳輸元件的柵極 - 源極電壓，以保持所需的輸出調(diào)節(jié)，如圖3所示。

圖3：LDO的N溝道傳輸元件的工作區(qū)域(由TI提供)。

輟學(xué)通常由制造商指定。例如，采用TI的TPS79330。對(duì)于3.0V輸出和200mA電流，此LDO規(guī)定的最大壓差為200 mV。該LDO的最小RDS(on)為RDS(on)= 200 mV/200 mA =1Ω。該穩(wěn)壓器的最小輸入電壓為3.15 V，在200 mA負(fù)載電流下，該器件所需的有效壓差必須小于150 mV。

通過(guò)將最小RDS(on)乘以實(shí)際負(fù)載電流來(lái)計(jì)算任何其他電流的壓差。因此，如果負(fù)載電流為170 mA，則此電流下的壓差電壓將為VDO =1Ωx170 mA = 170 mV。

這仍然不足以確保監(jiān)管。設(shè)計(jì)人員必須找到具有170 mA低壓差的LDO，以滿(mǎn)足所需要求。 TI提供大量LDO供您選擇。除了TI之外，其他一些LDO供應(yīng)商還包括ADI公司，飛兆半導(dǎo)體公司，凌力爾特公司，安森美半導(dǎo)體公司，Microchip技術(shù)公司和Maxim Integrated公司等。

同樣，影響LDO性能的其他一些參數(shù)包括電源抑制比(PSRR)和輸出噪聲。 PSRR影響LDO防止輸入電壓變化引起的輸出電壓波動(dòng)的能力。它通常以特定頻率的分貝表示。圖4顯示了LDO輸入到輸出電壓差VDS的典型曲線(xiàn)圖，其中VOUT為2.5 V.顯示低于0.4 V VDS時(shí)，LDO的PSRR開(kāi)始迅速下降。為了獲得良好的輸出性能，PSRR必須很高。

圖4：LDO電源抑制比(PSRR)與輸入到輸出的典型曲線(xiàn)圖電壓差(由TI提供)。

LDO的內(nèi)部參考電壓是潛在的噪聲源。該噪聲直接饋入前面圖2所示的誤差放大器。該放大器輸出端的噪聲調(diào)制FET的柵極電壓，進(jìn)一步增加LDO的輸出噪聲。根據(jù)參考文獻(xiàn)1中的討論，設(shè)計(jì)者必須確定高PSRR和低噪聲性能之間的權(quán)衡。 TI的TPS799xx系列具有高PSRR和低噪聲性能。

正如我們所看到的，設(shè)計(jì)人員必須了解LDO的各種規(guī)格，而不是那些突出顯示在數(shù)據(jù)表上的規(guī)格;他或她還必須知道這些規(guī)范如何影響整個(gè)系統(tǒng)設(shè)計(jì)。本文討論了關(guān)鍵參數(shù)并展示了樣本部分。