-
浮點(diǎn)LMS算法的FPGA實(shí)現(xiàn)
浮點(diǎn)LMS算法的FPGA實(shí)現(xiàn)
-
高速流水線浮點(diǎn)加法器的FPGA實(shí)現(xiàn)
本工程設(shè)計(jì)完全符合IP核設(shè)計(jì)的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時(shí)序仿真等IP核設(shè)計(jì)的整個(gè)過程，電路功能正確。實(shí)際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時(shí)鐘頻率可達(dá)80MHz。雖然使用浮點(diǎn)數(shù)會導(dǎo)致舍入誤差，但這種誤差很小，可以忽略。實(shí)踐證明，本工程利用流水線結(jié)構(gòu)，方便地實(shí)現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點(diǎn)數(shù)的加法運(yùn)算，而且設(shè)計(jì)結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號處理系統(tǒng)中。
-
單精度浮點(diǎn)加法器的FPGA實(shí)現(xiàn)
摘 要：在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法器的設(shè)計(jì)，通過分析實(shí)數(shù)的IEEE 754表示形式和IEEE 754單精度浮點(diǎn)的存儲格式，設(shè)計(jì)出一種適合在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的算法處理流程，依據(jù)此算法處理流程劃分的各個(gè)處理模塊
-
單精度浮點(diǎn)加法器的FPGA實(shí)現(xiàn)
摘 要：在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法器的設(shè)計(jì)，通過分析實(shí)數(shù)的IEEE 754表示形式和IEEE 754單精度浮點(diǎn)的存儲格式，設(shè)計(jì)出一種適合在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的算法處理流程，依據(jù)此算法處理流程劃分的各個(gè)處理模塊
